S波段数字锁相频率合成器设计的中期报告一、设计思路本设计采用S波段数字锁相频率合成器，主要采用了256个相位点的DDS方案，通过相位累加的方法实现频率输出。具体实现方法如下所述：1.生成参考时钟采用晶振产生一个10MHz的基准时钟，经过分频后得到参考时钟信号。2.产生相位步进信号在256个相位点的范围内，通过计算出步进值，产生相位步进信号。每经过一个相位点，就相当于合成的频率增加了一个微小的量，从而实现另一种频率的输出。3.相位累加器相位累加器用于对每个相位步进信号进行累加，随着累加数量的不同，可以产生不同频率的输出信号。4.数字控制的振荡器通过数字控制的振荡器，将相位累加器输出的信号进行变换，以得到所需的输出频率。二、实现方案1.设计参考时钟电路整个电路以一片晶振为时基产生10MHz的时钟信号，通过分频后形成64kHz的参考时钟。2.设计相位步进电路采用脉冲调制的方法，生成相位步进信号，经过数字模拟转换后形成实际的信号，并送入相位累加器。3.设计相位累加器由于相位累加器需要对每个相位步进信号进行累加，因此需要将信号转化为数字信号，通过FPGA进行累加并形成相应的波形输出。4.数字控制的振荡器采用数字控制电路来实现输出频率的调整，可通过FPGA内部的寄存器来控制输出频率。三、预期成果本设计旨在实现S波段数字锁相频率合成器，通过256个相位点的方案来实现频率输出，并具备以下特点：1.输出频率逻辑精度达到10-9级别2.频率输出范围为2-4GHz3.输出功率10dBm4.使用FPGA进行数字信号处理五、参考文献1.数字频率合成器的实现方法,王明,摄影出版社,2003.2.FPGA数字电路设计技术,刘欣,清华大学出版社,2005.3.细分精度数字频率合成器,史向东,武汉大学学报,2007.