(19)中华人民共和国国家知识产权局(12)发明专利说明书(10)申请公布号CN102082629A(43)申请公布日2011.06.01(21)申请号CN201010587843.8(22)申请日2010.12.15(71)申请人烽火通信科技股份有限公司地址430074湖北省武汉市东湖开发区关东科技园东信路5号(72)发明人朱齐雄姜涛(74)专利代理机构北京捷诚信通专利事务所(普通合伙)代理人魏殿绅(51)Int.CI权利要求说明书说明书幅图(54)发明名称一种基于10GEPONONU中的FEC硬件编码方法及电路(57)摘要本发明涉及一种基于10GEPONONU中的FEC硬件编码方法及电路，包括以下步骤：S10、将从扰码部分送来的66bit位宽的数据写进fifo缓存中；S20、每次从fifo缓存中取出66bit位宽的数据，去掉LSB位后，将其余的65bit数据依次写进9个寄存器组中；S30、一旦某个寄存器组中写进了数据，即启动对应的RS(252，220)编码器进行编码，编码得到的校验字节再写进对应寄存器组的对应bit位中进行寄存；S40、按照一定的格式从寄存器组中读出数据，即可以得到FEC编码后的数据。本发明所述的基于10GEPONONU中的FEC硬件编码方法及电路，实现方法简便有效、操作性强，实现的电路规模较小并能达到较高的硬件电路时序速度。法律状态法律状态公告日法律状态信息法律状态未缴年费专利权终止IPC(主分类):H04L1/00专利2022-11-29号:ZL2010105878438申请专利权的终止日:20101215授权公告日:20130619权利要求说明书1.一种基于10GEPONONU中的FEC硬件编码方法，其特征在于，包括以下步骤：S10、按照10GEPONONU上行突发模式的格式控制，将从扰码部分送来的66bit位宽的数据tx_scramed[65:0]写进fifo缓存中；S20、每次从fifo缓存中取出66bit位宽的数据，去掉LSB位后，将其余的65bit数据依次写进9个寄存器组reg_array_1[2015:0]至reg_array_9[2015:0]中；每一个寄存器组对应有一个RS(252，220)编码器；每个寄存器组最大能寄存2016bit的数据，每个寄存器组中的[4:0]bit固定为“0”，寄存器组中的[1759:5]bit寄存从fifo中读取的27个65bit块，寄存器组中的[2015:1760]bit寄存FEC校验字节，即RS(252，220)的校验字节；S30、一旦某个寄存器组中写进了数据，即启动对应的RS(252，220)编码器进行编码：每次从该寄存器组中取出8bit数据送入该寄存器组对应的RS(252，220)编码器中进行编码，编码得到的校验字节再写进对应寄存器组的对应bit位中进行寄存；S40、按照一定的格式从寄存器组中读出数据，即得到FEC编码后的数据tx_fec[65:0]：当寄存器组开始写操作了223拍时钟周期后，依次从reg_array_1[2015:0]寄存器组开始顺序每次读取65bit，读取了27拍时钟周期后，再每次读取64bit，读取的输出数据即为10GEPONONU中编码后的数据tx_fec[65:0]；其中，fifo缓存的宽度为66bit，深度为178，读写时钟频率及系统时钟频率均为156.25MHz，输入数据总线从扰码部分送来的66bit位宽的数据tx_scramed[65:0]和输出数据总线输出的FEC编码后的数据tx_fec[65:0]中，最低有效位LSB指bit0。2.如权利要求1所述的基于10GEPONONU中的FEC硬件编码方法，其特征在于，步骤S10包括以下步骤：S101、根据扰码部分送来的66bit数据，判断是否是有效的上行突发数据；S102、如果是有效的上行突发数据，即将扰码部分送来的66bit位宽的数据写进fifo缓存中，否则fifo缓存不进行写操作，执行步骤S103；S103、如果是无效的上行突发数据，并且fifo缓存为空时，接连写进2个66bit块之后，再停止对fifo缓存进行写操作，如果是无效的上行突发数据，但fifo缓存不为空时，停止对fifo进行写操作。3.如权利要求1所述的基于10GEPONONU中的FEC硬件编码方法，其特征在于，步骤S20包括以下步骤：S201、当扰码部分有有效的上行突发数据到达时，并且fifo缓存不为空时，开始从fifo缓存中读取数据；S202、从fifo缓存中读取的66bit