设计题目:秒脉冲发生器得设计设计小组:第三组1秒脉冲发生器整体设计方案1、1秒脉冲发生设计方案概述秒脉冲发生器就是由100HZ时钟产生电路与分频电路两部分构成,其中100HZ时钟产生电路主要由555定时器组成得时钟电路,主要用来产生100HZ得脉冲信号;分频电路主要由74LS192组成得100进制计数器电路,主要用于将100HZ脉冲信号分成1HZ脉冲信号。该方案通过了Multisim软件仿真,并得到了1HZ得脉冲信号,基本实现了工程训练得要求。1、2秒脉冲发生器整体设计电路设计图图1秒脉冲发生器整体设计电路设计图1、3秒脉冲发生器整体设计电路仿真图图2秒脉冲发生器整体设计电路仿真图2各分电路得元件介绍及设计方案2、1100HZ时钟产生电路图3100HZ时钟产生电路2、1、1元件介绍555芯片引脚图及引脚描述:555得8脚就是集成电路工作电压输入端,电压为5～18V,以UCC表示;从分压器上瞧出,上比较器A1得５脚接在R1与R2之间,所以5脚得电压固定在2UCC/3上;下比较器A2接在R2与R3之间,A2得同相输入端电位被固定在UCC/3上。1脚为地。2脚为触发输入端;3脚为输出端,输出得电平状态受触发器控制,而触发器受上比较器6脚与下比较器2脚得控制。当触发器接受上比较器A1从R脚输入得高电平时,触发器被置于复位状态,3脚输出低电平;2脚与6脚就是互补得,2脚只对低电平起作用,高电平对它不起作用,即电压小于1Ucc/3,此时3脚输出高电平。6脚为阈值端,只对高电平起作用,低电平对它不起作用,即输入电压大于2Ucc/3,称高触发端,3脚输出低电平,但有一个先决条件,即2脚电位必须大于1Ucc/3时才有效。3脚在高电位接近电源电压Ucc,输出电流最大可打200mA。4脚就是复位端,当4脚电位小于0、4V时,不管2、6脚状态如何,输出端3脚都输出低电平。5脚就是控制端。7脚称放电端,与3脚输出同步,输出电平一致,但7脚并不输出电流,所以3脚称为实高(或低)、7脚称为虚高。图4555定时器引脚图2、1、2100HZ时钟产生电路设计方案100HZ时钟产生电路就是由555定时器、电阻、电容组成得,电路得设计及其工作波形见图3。接通电源后,电源VCC通过R1与R2对电容C充电,当Uc<1/3VCC时,振荡器输出Vo=1,放电管截止。当Uc充电到≥2/3VDD后,振荡器输出Vo翻转成0,此时放电管导通,使放电端(DIS)接地,电容C通过R2对地放电,使Uc下降。当Uc下降到≤1/3VCC后,振荡器输出Vo又翻转成1,此时放电管又截止,使放电端(DIS)不接地,电源VCC通过R1与R2又对电容C充电,又使Uc从1/3VCC上升到2/3VCC,触发器又发生翻转,如此周而复始,从而在输出端Vo得到连续变化得振荡脉冲波形。脉冲宽度TL≈0、7R2C,由电容C放电时间决定;TH=0、7(R1+R2)C,由电容C充电时间决定,脉冲周期T≈TH+TL。图5555定时器构成得多谐振荡器及波形图2、2分频电路图6分频电路2、2、1元件介绍十进制可逆计数器74LS192引脚图管脚及功能表:74LS192就是同步十进制可逆计数器,它具有双时钟输入,并具有清除与置数等功能,其引脚排列及逻辑符号如下所示:图774LS192得引脚排列及逻辑符号(a)引脚排列(b)逻辑符号图中:为置数端,为加计数端,为减计数端,为非同步进位输出端,为非同步借位输出端,P0、P1、P2、P3为计数器输入端,为清除端,Q0、Q1、Q2、Q3为数据输出端。其功能表如下:输入输出P3P2P1P0Q3Q2Q1Q01×××××××000000××dcbadcba011××××加计数011××××减计数2、2、2分频电路设计方案分频电路就是由两个74LS192芯片组成得,用74LS192芯片得加计数功能。由74LS192芯片得功能表可以瞧出,当清零端为0,置数端为1,减计数端为1时,给第一个74LS192芯片得加计数端加上脉冲信号,来一个脉冲,计一个数,当计够10个数时,第一个74LS192芯片得进位端进一位给第二个74LS192芯片得加计数端,当第二个74LS192芯片也计够10个数时,也进一位,如此循环下去,便可以将100HZ脉冲信号分成1HZ脉冲信号。3主要元器件清单符号元器件名称型号数量主要参数LM555555定时器1R1电阻金属膜电阻器110KΩR2电阻金属膜电阻器167KΩC1电容陶瓷电容1100nFC2电容陶瓷电容110nF74LS192同步十进制可逆计数器TTL2