基于ARM7TDMI的Cache的设计与验证的任务书任务目标：设计一个基于ARM7TDMI的Cache，并进行验证。任务要求：1.需要对ARM7TDMI芯片的Cache原理进行深入了解，了解其存储策略、替换算法等相关知识。2.设计一个符合要求的Cache，包括Cache的大小、关联度、块大小等参数，需要充分考虑实际应用需要。3.基于VerilogHDL对设计的Cache进行模拟验证，使用Vivado进行综合、仿真等相关操作。4.在验证过程中，需要设计各种测试用例以验证Cache的正确性和性能表现。5.完成设计和验证后，需要撰写设计报告，包括设计思路、设计过程、验证结果等内容。任务步骤：1.学习ARM7TDMI芯片的Cache原理，深入了解其存储策略、替换算法等相关知识。2.根据实际应用需求，设计一个符合要求的Cache，包括Cache的大小、关联度、块大小等参数。3.使用VerilogHDL对Cache进行设计，同时生成测试用例。4.基于Vivado进行综合、仿真等操作，对Cache进行模拟验证，测试用例覆盖率需达到90%以上。5.分析验证结果，根据实验数据对Cache进行优化和改进。6.撰写设计报告，包括设计思路、设计过程、验证结果等内容。任务要求：1.设计报告需符合学术规范，排版清晰、规范，内容全面、详实。2.设计报告需包括设计思路、设计过程、验证结果、优化改进等内容。3.在报告中提供详细的测试用例和实验数据，分析验证结果。4.设计报告提交截止日期：CST时间2022年6月30日23:59。5.设计报告需提交PDF版本和完整Vivado工程文件。参考资料：1.DavidA.Patterson,JohnL.Hennessy,《计算机组成与设计：硬件/软件接口（原书第5版）》2.ARM7TDMITechnicalReferenceManual3.VerilogHDL语言教程