题记：achievingtimingclosure即达到时序收敛，这是一个很具有挑战性的任务。因为实际的工程项目往往不会像我们用一个资源超大（相对于你的设计来说）的FPGA来做几个数码管串口实验那么简单。设计者往往需要达到成本、速度、资源等各个方面的平衡，即使是一个小设计，有时候也是很费神的。特权同学前几周在饱经ISE4里才有的老器件的折磨后，感慨良多。关于时序报告ISE中的时序报告分为两种：–Post-MapStaticTimingReport–Post-Place&RouteStaticTimingReport所谓Post-Map是布局后（没有布线）的静态时序报告，主要用于估计设计的性能，然后提前对设计做一些必要的修改。因为设计的实现（布局布线）是很消耗时间的。Post-Place&Route就是布局布线后的一个比较接近实际板级的一个静态时序报告了，这算是设计者进行时序分析的最终依据。关于性能估计综合报告1.准确的逻辑延时；2.基于扇出的布线延时估计3.报告的性能是实际的20%误差内Post-Map静态时序报告1.准确的逻辑延时2.基于最快的可能的布线资源的布线延时估计3.使用了60/40规则来计算更趋近于实际的性能估计60/40法则：1.这是一个时序约束合理性的经验法则；2.打开Post-Map静态时序报告，查看时序报告中关于逻辑延时的百分比——低于60%，时序很有机会到达时序约束要求——60%到80%，如果使用了高级选项，时序也很有机会达到时序要求——80%以上，基本上很难（回到综合部分，或者重新优化你的代码）Post-Place&Route时序分析找出时序违规的因素有很多：1.设计的综合不当或者代码风格太烂；2.糟糕的综合结果（路径中的逻辑太繁杂）3.不准确或者不完整的时序约束4.糟糕的逻辑映射和布局每个问题都用不同的解决方案：1.重写代码2.添加时序约束（注意应该是一些时序例外）3.使用不同的软件选项重新综合或者实现准确的定位时序报告能够解决大多数问题。一些可能的问题和解决布线延时太长——似乎有些路径扇出很低，但是延时却很大，那么很可能这个地方的布线比较拥堵。解决办法：如果是不相关的逻辑布局到一块，可以到Floorplanner中查看。（这个问题特权同学还没有完全领会也是比较头疼的，希望看到更多更好的资料或者自己在工程中有更多体会时再和大家分享）高扇出问题——解决办法是复制高扇出的网络。如果是组合逻辑，那么就比较难了。逻辑级数太高——这个问题综合工具无法做太多优化。首先查看是否该路径为多周期路径，如果是，添加多周期例外；使用retiming选项更加均匀的分配触发器之间的逻辑；确定一个比较好的代码技巧被运用到了你的设计代码中；使用流水线设计。I/O时序问题——使用DCM移除时钟分布延时；将输入输出相关的寄存器放入IOB寄存器中。另外在实际应用中，其实很是有很多可以应用的技巧的，比如实现属性选项里其实是可以设置布局布线的努力程度，还有布局布线的次数等待，对于大多数设计而言这些工具都是有用的。一般来讲，添加约束的原则为先附加全局约束，再补充局部约束，而且局部约束比较宽松。其目的是在可能的地方尽量放松约束，提高布线成功概率，减少ISE布局布线时间。典型的全局约束包括周期约束和偏移约束。在添加全局时序约束时，需要根据时钟频率划分不同的时钟域，添加各自的周期约束；然后对输入输出端口信号添加偏移约束，对片内逻辑添加附加约束。1．周期约束周期约束是附加在时钟网路上的基本时序约束，以保证时钟区域内所有同步组件的时序满足要求。在分析时序时，周期约束能自动处理寄存器时钟端的反相问题，如果相邻的同步元件时钟相位相反，则其延迟会被自动限制为周期约束值的一半，这其实相当于降低了时钟周期约束的数值，所以在实际中一般不要同时使用时钟信号的上升沿和下降沿。硬件设计电路所能工作的最高频率取决于芯片内部元件本身固有的建立保持时间，以及同步元件之间的逻辑和布线延迟。所以电路最高频率由代码和芯片两部分共同决定，相同的程序，在速度等级高的芯片上能达到更高的最高工作频率；同样，在同一芯片内，经过速度优化的代码具有更高的工作频率，在实际中往往取二者的平衡。在添加时钟周期之前，需要对电路的期望时钟周期有一个合理的估计，这样才不会附加过松或过紧的周期约束，过松的约束不能达到性能要求，过紧的约束会增加布局布线的难度，实现的结果也不一定理想。常用的工程策略是：附加的时钟周期约束的时长为期望值的90%，即约束的最高频率是实际工作频率的110%左右。附加时钟周期约束的方法有两个：一是简易方法，二是推荐方法。简易方式是直接将周期约束附加到寄存器时钟网线上，其语法如下