高速PCB设计知识paladin通常，数字逻辑电路的频率达到或者超过50MHZ，而且工作在这个频率上的电路占总个系统的1/3以上，就可以称其为高速电路。传输效应：反射信号、延时和时序错误、多次跨越逻辑电平门限错误、过冲与下冲、串扰、电磁辐射避免传输线效应的方法：1、严格控制关键网络线的长度（<10MHZ,布线长度应小于7in；50MHZ,1.5in;75MHZ,1in以内）2、合理规划走线的拓扑结构菊花链式布线在控制走线的高次谐波干扰方面效果最高，但布通率最低星型布线可以有效的避免时钟信号不同步的问题3、抑制电磁干扰方法较好的解决信号完整性问题，可以改善PCB的电磁兼容性(EMC)对于复杂的设计，采用一个信号层配一个地层是有效的方法4、电源去耦技术（去耦电容离器件距离尽量小）高速PCB信号线布线的基本原则：（1）、合理选择层数（同种材料的4层板要比2层噪声低20dB）（2）、减少高速电路器件引脚间引线的弯折（可用45度或者圆弧线）（3）、缩短高频电路器件引脚间的引线（4）、减少过孔（1个过孔可带来0.5PF的分布电容）（5）、注意信号线近距离平行走线时所引入的交叉干扰（相邻层走线垂直）（6）、对于特别重要的信号线或者单元电路实施地线包围的措施。对于时钟等单元局部进行包地处理对于高速系统也将非常有益（7）、各类信号走线不能形成环路，也不能形成电流环路（8）、各个集成电路块的附近应设置一个高频去耦电容地线的设计：1、正确选择单点接地与多点接地（一般1~10MHZ单点接地，>10M多点接地）2、模拟地与数字地分开3、尽量加粗地线，使它能通过3于pcb允许电流。如可能，接线宽度应大于3mm4、将接地线构成闭环路，从而提高电子设备抗干扰能力。需要特别注意抗电磁干扰的系统：1、微控制器时钟频率特别高，总线周期特别快的系统2、系统含有大功率、大电流驱动电路，如产生火花的继电器、大电流开关等3、包含微弱模拟信号的电路及高精度AD变化系统应采取的抗干扰措施：1、能用低速芯片就不用高速芯片，将高速芯片用在关键地方2、可用串电阻方法降低控制电路上升沿、下降沿跳变速率3、尽量为继电器等提供某种形式的阻尼电路4、使用满足系统要求的最低频率时钟5、时钟产生器尽量靠近使用该时钟的器件，石英晶体振荡器外壳应接地6、用地线将时钟线包围起来，尽量缩短时钟线长度7、I/O驱动电路尽量靠近PCB的边缘。对进入PCB的信号要加滤波，从高噪声区来的信号也要加滤波，同时，用串终端电阻方法减少信号反射8、MCU无用端要接高电平或者地，或者定义成输出端，不要悬空9、门电路输入端不用时不要悬空。闲置不用放大器正端接地，负端接输出端10、PCB尽量使用45度折线，减少高频信号对外的反射与耦合11、PCB按频率和电流开关特性分区，噪声元件与非噪声元件距离尽可能远12、单面板和双面板用单点接电源和单点接地，电源线和地线应尽量粗。多层板可以减少电源和地的寄生干扰13、时钟、总线及片选信号要远离I/O及接插件14、模拟电压输入线，参考电压输出端应尽量远离数字电路信号线，特别是时钟线15、对于A/D类器件，数字部分与模拟部分宁可统一，也不要交叉16、时钟线垂直于I/O比平行I/O线干扰小，时钟元件电缆远离I/O引脚17、尽量选用短引脚元件，去耦电容引脚也应尽量短18、关键的线应尽量粗，并在两侧加上保护地。高速线要短且直19、对噪声敏感的线不要与大电流、高速开关线平行20、石英晶体下面及对噪声敏感的器件下面不应走线21、弱信号电路、低频电路周围不要形成电流环路22、任何信号线不要形成环路，弱不可避免，应使环路区尽可能小23、为每个集成电路添加一个去耦电容；每个电解电容旁边都要加一个小的高频旁路电容24、尽量用大电容的钽电容而不用电解电容，作为电路充放电储能电容；石英管状电容时外壳要接地QQ：9054089632011-8-31