湖南科技大学通信工程教研室7.1存储系统的基本概念7.2半导体存储器7.3高速缓冲存储器（Cache）7.1存储系统的基本概念一、存储系统的层次结构一、存储系统的层次结构一、存储系统的层次结构一、存储系统的层次结构二、存储器访问的局部性原理二、存储器访问的局部性原理二、存储器访问的局部性原理二、存储器访问的局部性原理7.2半导体存储器半导体存储器半导体存储器半导体存储器半导体存储器四、动态RAM（DRAM）四、动态RAM（DRAM）四、动态RAM（DRAM）四、动态RAM（DRAM）SIMM——SingleInlineMemoryModule单列直插式内存模块72线：32位数据、12位行列公用地址、RAS#、CAS#等在Pentium微型机中必须成对使用FPM/EDODIMM——DualInlineMemoryModule双列直插式内存模块168线：64位数据、14位行列公用地址、RAS#、CAS#等可单数使用FPM/EDO/SDRAM五、只读存储器（ROM）五、只读存储器（ROM）六、内存的扩展六、内存的扩展六、内存的扩展六、内存的扩展六、内存的扩展六、内存的扩展六、内存的扩展2、线选法3、全译地址码法4、部分地址译码法4、部分地址译码法七、内存的奇偶校验半导体存储器半导体存储器A19A18A17A16A15A14A13A12A11~A0111110100~0FA000H111110111~1FBFFFH7.3高速缓冲存储器（Cache）高速缓冲存储器（Cache）高速缓冲存储器（Cache）高速缓冲存储器（Cache）高速缓冲存储器（Cache）高速缓冲存储器（Cache）在微型计算机中，CPU对存储器进行读写操作，首先要由地址总线给出地址信号，然后要发出相应的是读还是写的控制信号，最后才能在数据总线上进行信息交流。所以，RAM与CPU的连接，主要有以下三个部分：地址线的连接；数据线的连接；控制线的连接。在连接中要考虑的问题有以下几个方面。（1）CPU总线的负载能力。（2）CPU的时序和存储器的存取速度之间的配合问题。（3）存储器的地址分配和选片问题。（4）控制信号的连接。如果组成1K×8位，可以采用图1的1024×1位的片子，也可采用图2的256×4的片子。图1用1024×1位的芯片组成1KRAM的方框图图2用256×4位的芯片组成1KRAM的方框图每一片为256×4，故片上的地址为256（8条地址线）。因此，总的存储体容量1K就要分成四部分（或称为页），所以，用地址总线上的A0～A7直接与各个片的地址输入端相连，可寻址256，即实现页内寻址；由A8、A9经过译码输出四条线，代表1K的不同的四个部分（四个页），即0～256为第一页；256～511为第二页；512～767为第三页；768～1023为第四页，实现页的寻址。因为每一片上的数据为4位（4条数据线），用2片可组成一页，故有四条页寻址线，每一条同时接两片。一页内两片的数据线，一个接到数据总线的D0～D3，另一个接到D4～D7。而各页的数据线就得并联。若用Intel21141K×4位的片子，构成一个2KRAM系统，其连接如图这种选片控制的译码方式称为全译码，译码电路较复杂，但是每一组的地址是确定的、唯一的。在系统的RAM为2K的情况下，为了区分不同的两组，可以不用全译码方式，而用A10～A15中的任一位来控制选片端，例如用A10来控制，如图7-12所示。粗看起来，这两组的地址分配与全译码时相同，但是当用A10这一个信号作为选片控制时，只要A10=0，A11～A15可为任意值，都选中第一组；而只要A10=1，A11～A15可为任意值，都选中第二组。所以，它们的地址有很大的重叠区（每一组占有32K地址），但在实际使用时，只要我们了解这一点是不妨碍使用的。这种选片控制方式称为线选。采用线选控制方式时，不光有地址重叠问题，而且用不同的地址线作为选片控制，则它们的地址分配也是不同的。在用A11作为选片控制信号时，则这两组的基本地址为：第一组：0000～03FFH第二组：0800～0BFFH但是，实际上只要A11=0，A15～A12、A10可为任意值，都选中第一组；而只要A11=1，A10、A12～A15可为任意值都选中第二组，它们同样有32K的地址重叠区。当系统RAM的容量大于2K，如4K（或更多）时，若还用Intel2114组成，则必须分成4组（或更多）。此时，显然就不能只用A10～A15中的一条地址线作为组控制线，而必须经过译码，可采用全译码方式，也可采用部分译码方式，如图7-14所示。4．存储器的写周期要实现写操作必须要和都为低。但在地址改变期间，必须为高，否则在地址变化期间可能会有误写入，破