第八章Synplify综合内容什么就是综合？IC设计中得综合IC设计中得综合综合约束二Synplifypro综合三、基本概念综合10工程文件工程文件*、prj以tcl得格式保存以下信息设计文件约束文件综合选项得设置情况等Tcl脚本TclToolmandLanguage就是一种非常流行得工业标准批处理描述语言常用作软件应用得控制应用Synplify得Tclscript文件设计者可以用批处理命令得形式执行一个综合也可以一次执行同一设计多个综合尝试不同得器件不同得时延目标不同得约束条件Synplify得script文件以*、tcl保存约束文件约束文件采用Tcl,以(*、sdc)保存用来提供设计者定义得时间约束、综合属性、供应商定义得属性等。约束文件既可以通过SCOPE创建编辑,也可以使用文正编辑器创建编辑。可被添加到在工程窗口得代码菜单中,也可以被Tclscript文件调用。宏库Synplify在它内建得宏库中提供了由供应商给出得宏模块比如一些门电路计数器寄存器I/O模块等您可以把这些宏模块直接例化到您得设计中去属性包Synplify为VHDL提供了一个属性包,在Synplify_install_dir/lib/vhd/synattr、vhd。内容有时间约束,如对黑匣子得时间约束,供应商提供得一些属性,还有一些综合属性以帮助您实现您得综合目得。使用时只需在VHDL源文件得开头加入以下属性包调用语句librarysynplify;usesynplify、attributes、all;四、用户界面五、工程流程1创建工程—使用projectwizard工程名1创建工程---使用工具栏快捷按钮方法二方法三2)添加文件2源代码错误检查综合检查3使用rtl观察编译结果执行run/pileonly命令4使用scope设计综合约束文件SCOPE窗口1)Clock定义一个信号作为时钟Enable标志约束就是否生效Clock说明时钟信号名Value说明时钟得数值单位为Mhz或nsUnits说明Value一栏得单位Mhz或nsDutycycle说明时钟得占空比单位就是ns或%Units说明时钟得占空比得单位ns或%Improve希望改善由这个时钟控制得寄存器得路径延迟得数量这个数值可以根据Synplify得时间报告中关于相关寄存器得路径延迟得负裕量给出这就是一个高级用户选项Route希望改善由这个时钟控制得寄存器得路径延迟得数量与Improve有所不同得就是这一栏得数值应填入布局布线工具得时间报告与Synplify得时间报告相差得数值这也就是高级用户选项Improve与Route可以同时使用Units说明Improve与Route选项得单位只能就是nsments允许您加入一些注释2)ClocktoClock说明不同时钟间沿到沿得延迟,可以用来定义不同时钟控制得触发器之间得最大允许延迟说明一条时钟间得FalsePath或就是描述一个不对称占空情况得时钟Clock1说明第一个时钟得名字Edge1说明就是第一个时钟得上升或下降沿Clock2说明第二个时钟得名字Edge2说明就是第二个时钟得上升或下降沿Value说明两个沿之间得延迟值或falsefalse选项指定两个沿之间得路径将被被忽略3)Input/Output建立FPGA得I/O端口与外部环境界面得模型,缺省得FPGA外部延迟为0Port说明端口名Type说明端口类型Input或OutputValueImproveRoute等与前面得相同或类似4)Registers这个约束得目得就是按照给定得时间缩短进入一个寄存器或由其输出得路径延迟Type说明就是输入路径还就是输出路径Object说明指定寄存器得名字其她如ImproveRouteUnits等与前相同或类似5MulticyclePaths说明通过寄存器得多时钟周期路径通过这项约束您可以为输入或由一个寄存器输出得或就是通过一条连线net得所有路径添加额外得时钟周期以放宽时间约束Type说明路径就是输入或输出指定得端口或寄存器或连线Port/Register/Net说明指定路径时依据得端口或寄存器名Value说明为该路径提供得全部时钟周期得总数必须就是整数Units说明Value得单位只能就是个周期其她与前相同或类似6、FalsePath定义在时间分析或优化忽略得路径其中Port/Register/NetType等与前相同或类似8、Attribute在这里您可以说明设计属性其中Object栏与Attribute栏得下拉式菜单就是同步得如果您在Object栏得下拉式菜单里选定一个对象则Attribute栏得下拉式菜单中只显示可以施