杭州电子科技大学计算机学院实验报告实验项目：课程名称：计算机组成原理与系统结构课程设计姓名：学号：同组姓名：学号：实验位置（机号）：实验日期：指导教师：实验内容（算法、程序、步骤和方法）实验目的（1）学习多功能ALU的工作原理，掌握运算器的设计方法。（2）掌握运用VerilogHDL进行数据流描述与建模的技巧和方法，掌握运算器的设计方法。二、实验仪器ISE工具软件三、步骤、方法（1）启动XilinxISE软件，选择File->NewProject,输入工程名shiyan2，默认选择后，点击Next按钮，确认工程信息后点击Finish按钮，创建一个完整的工程。（2）在工程管理区的任意位置右击，选择NewSource命令。弹出NewSourceWizard对话框，选择VerilogModule,并输入Verilog文件名shiyan3，点击Next按钮进入下一步，点击Finish完成创建。（3）编辑程序源代码，然后编译，综合；选择Synthesize--XST项中的CheckSyntax右击选择Run命令，并查看RTL视图；如果编译出错，则需要修改程序代码，直至正确。（4）在工程管理区将View类型设置成Simulation，在任意位置右击，选择NewSource命令，选择VerilogTestFixture选项,输入实验名shiyan3_test。点击Next，点击Finish，完成。编写激励代码，观察仿真波形，如果验证逻辑有误，则修改代码，重新编译，仿真，直至正确。（5）由于实验三并未链接实验板，所以后面的链接实验板的步骤此处没有。操作过程及结果一，操作过程实验过程和描述：moduleshiyan3(ALU_OP,AB_SW,OF,ZF,F);reg[31:0]A,B;input[2:0]ALU_OP;input[2:0]AB_SW;wireOF;regZF;reg[31:0]F;outputOF;outputZF;outputF;regC32;always@(*)begincase(AB_SW)3'b000:beginA=32'h0000_0000;B=32'h0000_0000;end3'b001:beginA=32'h0000_0003;B=32'h0000_0607;end3'b010:beginA=32'h8000_0000;B=32'h8000_0000;end3'b011:beginA=32'h7FFF_FFFF;B=32'h7FFF_FFFF;end3'b100:beginA=32'hFFFF_FFFF;B=32'hFFFF_FFFF;end3'b101:beginA=32'h8000_0000;B=32'hFFFF_FFFF;end3'b110:beginA=32'hFFFF_FFFF;B=32'h8000_0000;end3'b111:beginA=32'h1234_5678;B=32'h3333_2222;enddefault:beginA=32'h9ABC_DEF0;B=32'h1111_2222;endendcaseendalways@(*)begincase(ALU_OP)3'b000:F<=A&B;3'b001:F<=A|B;3'b010:F<=A^B;3'b011:F<=A~^B;3'b100:{C32,F}<=A+B;3'b101:{C32,F}<=A-B;3'b110:beginif(A<B)F<=32'h0000_0001;elseF<=32'h0000_0000;end3'b111:beginF<=B<<A;enddefault:F<=32'h0000_0000;endcaseendalways@(*)beginif(F===32'h0000_0000)ZF<=1;elseZF<=0;endassignOF=C32^F[31]^A[31]^B[31];endmodule仿真代码moduleshiyan3_test;//Inputsreg[2:0]ALU_OP;reg[2:0]AB_SW;//OutputswireOF;wireZF;wire[31:0]F;//InstantiatetheUnitUnderTest(UUT)shiyan3uut(.ALU_OP(ALU_OP),.AB_SW(AB_SW),.OF(OF),.ZF(ZF),.F(F));initialbegin/