资料内容仅供您学习参考，如有不当或者侵权，请联系改正或者删除。《计算机组成原理》实验指导书计算机科学与技术学院目录实验一熟悉实验平台……………………………………………………………………(3)实验二总线传送…………………………………………………………………………(10)实验三运算器的设计与调试……………………………………………………………(14)实验四存贮器的设计与调试……………………………………………………………(20)实验五控制器的设计与调试…………………………………………………………...(26)附录常见器件简介……………………………………………………………………(30)实验一熟悉实验平台一．实验目的熟悉使用Verilog硬件描述语言熟悉ISE开发环境掌握实验箱组成熟悉时序发生器的组成原理;掌握数字逻辑器件Verilog语言的编写;二．实验设备装有ISE10.1的PC机一台EDK-3SAISE实验箱一台三．实验内容1.节拍信号T1—T4波形如图-1所示图-1节拍时序波形图每个节拍内均包含脉冲clk_m1。节拍信号有三种工作方式。这三种工作方式受Clk_sel,Clk_sel1电平开关组合控制。Clk_selClk_sel1功能说明00连续时标方式01单周期时标方式10单周期时标方式11单拍时标方式时标信号的启动,停止受Button,Rstn按钮开关控制。2.用Verilog语言实现时序代码如下:moduleTimeen(inputClk,//SystemClock40MhzinputButton,//setepclockinputRstn,//reset,lowactiveinputClk_sel,//sequencetimingorsteptimingselectinputClk_sel1,output[4:1]t,//Display(T1-T4)outputM1);wireClk_m1;wireClk_i,Clk_ii;wirePB_R;assignM1=Clk_m1;GenClk_iClk_i_Module(.Clk_s(Clk),.Clk_i(Clk_i),.Rstn(Rstn));GenClk_iiClk_ii_Module(.PB_R(PB_R),.Clk(Clk),.Clk_ii(Clk_ii));DebouncerDebouner_Module(.Clk_s(Clk),.PB(Button),.PB_state(),.PB_up(PB_R),.PB_down());ClkSelClkSel_Module(.Clk_s(Clk),.Clk_i(Clk_i),.Clk_ii(Clk_ii),.Clk_m1(Clk_m1),.Clk_sel(Clk_sel),.Clk_sel1(Clk_sel1));Bit1_DisplayBit1_Display_Module(.Clk_s(Clk),.Clk_m1(Clk_m1),.T(t),.Rstn(Rstn),.Clk_i(Clk_i));endmodulemoduleGenClk_i(inputClk_s,outputClk_i,inputRstn);reg[24:0]Cnt;assignClk_i=Cnt[24];always@(posedgeClk_sornegedgeRstn)beginif(!Rstn)Cnt<=0;elseCnt<=Cnt+1;endendmodulemoduleGenClk_ii(inputPB_R,inputClk,outputClk_ii);regClk_o,Clk_o1,Clk_o2;assignClk_ii=Clk_o2;always@(posedgeClk)beginClk_o<=PB_R;Clk_o1<=Clk_o;Clk_o2<=Clk_o1;endendmodulemoduleDebouncer(Clk_s,PB,PB_state,PB_up,PB_down);inputClk_s;//"clk"时钟信号inputPB;//"PB"有毛刺的、异步的、低有效的按键信号outputPB_state;//当按键被按下时输出1outputPB_dow