新型全数字SPWM波形发生器的设计与实现梁玉红湖北汽车工业学院（湖北十堰市442002）摘要：本文介绍一种利用单片机、可编程逻辑器件CPLD和波形存储器EPROM组成基于DDFS技术的高精度、宽变频高载波、全数字SPWM波形发生器。介绍SPWM波形的数字计算方法以及采用CPLD构成DDFS控制器和波形存储器EPROM实现的波形控制技术。关键词：SPWM波形DDFSCPLD中图分类号：TM433文献标识码：A1、引言SPWM逆变器具有输出波形中低次谐波含量低、噪声小等优点，已为交流传动、UPS系统或变频调压电源普遍采用，在允许的范围内提高载波频率是充分发挥脉宽调制优越性的努力方向，而提高PWM数字信号的控制精度亦是改善输出波形质量的重要环节。目前，实现产生SPWM波形的电路有：（1）分立元件和集成运放构成的模拟控制电路；（2）专用模拟集成脉宽调制器，如SG3524、SG3526、TL494等；（3）通常与八位或十六位单片微机配套使用的专用SPWM数字信号发生器，如英国的HEF4752、荷兰的MKII、日本的MB63H110以及西门子公司新颖的SLE4520等；（4）用微机软件产生的数字SPWM电路。其中，数控电路的抗干扰能力明显优于模拟控制电路；但专用的集成电路芯片控制信号载波频率较低，且频率固定。专用软件编程的方法，由于受微机字长、运算速度等因素的影响，在载波频率较低，控制精度不高的系统中用微机控制较为方便，在高载波宽频领域中R可调整载波频率。本文给出的高性能、高载频、宽变频的全数字SPWM波形产生电路，采用单片机与可编程器件和波形存储器实现直接数字频率合成器（DDFS）产生载波频率高达40KHZ以上脉宽控制精度为1us的SPWM控制信号，采用直接数字控制DDFS技术的操作速度仅为器件传输ns级速度，可输出设定的不同载波比下高精度SPWM，而且用晶振产生时钟，频率准确稳定，频率分辩率高，具有极高的抗干扰能力。2、基于DDFS的SPWM数字波形发生器的设计原理直接数字频率合成技术DDFS要求按设置的频率对相位进行累加，以累加相位值作为地址码读取存放在存储器内的波形数据，经驱动电路得到所需波形，单片机通过输出不同的相位增量来实现对输出波形频率的控制，基于DDFS技术的SPWM发生器电路结构如图1所示。CPLD可编程器件EPM7128图1DDFS-SPWM发生器电路结构单RXD片TRD机串并转换相位增量寄存器（PIR）向量累加器∑地址寄存器波形存储器ROMD/A驱动电路可预置分频器晶振fc其中波形存储器ROM中存储SPWM波形数据，相位累加器产生的地址经地址寄存器（AR）送入ROM，ROM的波形数据和驱动电路SPWM波的频率与累加器的时钟和置入的相位增量有确定的线性关系，容易由单片机来实现任意小的频率步进控制，时钟由晶振产生，因而输出的SPWM频率有高的准确度和稳定性。基于DDFS技术的SPWM发生器设计的关键，在于用硬件构造一个多位累加器来实现相位的累加，电路结构较复杂。现代电子技术的发展，CPLD/FPGA的广泛应用为这一类设计创造了良好的条件，使用Altera公司的CPLD(EPM7128SLC84—15)很容易实现所需的多位累加器，并能支持很高的时钟速率。特别是支持在系统编程（ISP），其开发软件MAX—PULSⅡ使用方便。根据DDFS的原理，输出的SPWM信号频率f0与累加器时钟fCLK、累加器位数M、相位增量N的关系为：f0=(fCLK*N)/2M（1）为使SPWM波频率达到43kfZ,采样点数达240点，则累加器时钟fCLK不小于10.32MHZ，取晶振频率fs=4.1943MHZ（即222HZ），将其2.5倍频后，即可满足累加器时钟fCLK的需要：fCLK=2.5fS=2.5*222=10*220HZ，完成实现N=10HZ的步进调频，则10=fCLK/2M（2）由式（1）、式（2）得到M=20，即累加器为20bit，同时得到SPWM波频率与相位增量N的关系为：f0=10N（3）这样只要改变N的值，就可以准确地实现输出频率步进10Hz的控制方式。若输出的SPWM波为的频率f0最高达到43KHZ，只须N﹥43000/10=4300，而