资料内容仅供您学习参考，如有不当或者侵权，请联系改正或者删除。FPGA:EP2C35F672C8N集成电路设计VHDL实验指导书许金星编淮安信息职业技术学院电子工程学院电子器件教研室12月目录TOC\o"1-3"\h\z\uHYPERLINK\l"_Toc"实验一QUARTUSII图形输入电路的设计PAGEREF_Toc\h1HYPERLINK\l"_Toc"实验二VHDL格雷码编码器的设计PAGEREF_Toc\h23HYPERLINK\l"_Toc"实验三异步清零和同步使能的加法计数器PAGEREF_Toc\h27HYPERLINK\l"_Toc"实验四八位七段数码管动态显示电路的设计PAGEREF_Toc\h31HYPERLINK\l"_Toc"实验五数控分频器的设计PAGEREF_Toc\h35HYPERLINK\l"_Toc"实验六图形和VHDL混合输入的电路设计PAGEREF_Toc\h38HYPERLINK\l"_Toc"实验七矩阵键盘显示电路的设计PAGEREF_Toc\h43HYPERLINK\l"_Toc"实验八交通灯控制电路实验PAGEREF_Toc\h51HYPERLINK\l"_Toc"实验九16*16点阵显示实验PAGEREF_Toc\h57HYPERLINK\l"_Toc"实验十直流电机的测速实验PAGEREF_Toc\h69HYPERLINK\l"_Toc"实验十一多功能数字钟的设计PAGEREF_Toc\h77HYPERLINK\l"_Toc"实验十二数字频率计的设计PAGEREF_Toc\h83HYPERLINK\l"_Toc"实验十三数字秒表的设计PAGEREF_Toc\h94HYPERLINK\l"_Toc"实验十四出租车计费器的设计PAGEREF_Toc\h100HYPERLINK\l"_Toc"实验十五四相步进电机控制实验PAGEREF_Toc\h103HYPERLINK\l"_Toc"附录I核心板硬件资源连接PAGEREF_Toc\h111HYPERLINK\l"_Toc"附录II实验箱硬件资源连接PAGEREF_Toc\h130HYPERLINK\l"_Toc"附录III开发平台部分模块的电路图PAGEREF_Toc\h143实验一QUARTUSII图形输入电路的设计一、实验目的1、经过一个简单的3—8译码器的设计,掌握组合逻辑电路的设计方法2、初步了解QUARTUSII原理图输入设计的全过程。3、掌握组合逻辑电路的静态测试方法。二、实验原理3-8译码器三输入,八输出。当输入信号按二进制方式的表示值为N时,输出端标号为N的输出端输出高电平表示有信号产生,而其它则为低电平表示无信号产生。因为三个输入端能产生的组合状态有八种,因此输出端在每种组合中仅有一位为高电平的情况下,能表示所有的输入组合。其真值表如表1-1所示:表1-1三-八译码器真值表输入输出ABCD7D6D5D4D3D2D1D0000001010011100101111110000000100000010000001000000100000010000001000000100000010000000译码器不需要像编码器那样用一个输出端指示输出是否有效。但能够在输入中加入一个输出使能端,用来指示是否将当前的输入进行有效的译码,当使能端指示输入信号无效或不用对当前信号进行译码时,输出端全为高电平,表示无任何信号。本例设计中没有考虑使能输入端,自己设计时能够考虑加入使能输入端时,程序如何设计。三、实验内容对应FPGA管脚名称在本实验中,用三个拨动开关来表示三八译码器的三个输入(A、B、C),用八个LED来表示三八译码器的八个输出(D0-D7),经过输入不同的值来观察输入的结果与三八译码器的真值表(表1-1)是否一致。实验箱中的拨动开关与FPGA的接口电路如下图1-1所示,当开关闭合(拨动开关的档位在下方)时其输出为低电平,反之输出高电平。其电路与FPGA的管脚连接如表1-2所示。拨动开关的输出图1-1拨