CPLD实验报告记录表姓名：班级：学号：成绩：___教师填写评语____一实验名称实验六、触发器设计二实验目的（1）认识RS触发器、JK触发器、D触发器和T触发器。（2）掌握RS触发器、JK触发器、D触发器和T触发器的逻辑功能和动作特点。（3）能够通过CPLD开发实现具有触发器功能的数字电路。三实验原理触发器是一个具有记忆功能的二进制信息存储器件，是构成多种时序电路的最基本逻辑单元，也是数字逻辑电路中一种重要的单元电路。在数字系统和计算机中有着广泛的应用。触发器具有两个稳定状态，即“0”和“1”，，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。触发器有集成触发器和门电路组成的触发器。触发方式有电平触发和边沿触发两种。D触发器在时钟脉冲CP的前沿（正跳变0→1）发生翻转，触发器的次态取决于CP的脉冲上升沿到来之前D端的状态，即=D。因此，它具有置0、置1两种功能。由于在CP=1期间电路具有维持阻塞作用，所以在CP=1期间，D端的数据状态变化，不会影响触发器的输出状态。和分别是决定触发器初始状态的直接置0、置1端。当不需要强迫置0、置1时，和端都应置高电平（如接+5V电源）。74LS74，74LS175等均为上升沿触发的边沿触发器。图一为74LS74的引脚图和逻辑图。D触发器应用很广，可用做数字信号的寄存，移位寄存，分频和波形发生器等。1、钟控RS触发器源代码：Libraryieee;Useieee.std_logic_1164.all;entityrsisport(s,r,CP:instd_logic;q,qb:bufferstd_logic);end;architecturesy_6ofrsisbeginq<=not(qband(not(CPands)));qb<=not(Qand(not(CPandr)));End;2、JK触发器源代码：Libraryieee;Useieee.std_logic_1164.all;EntityjkisPort(PRN,CLRN,CP,J,K:inbit;Q,Qb:outbit);End;Architecturesy_6ofjkissignalQ_s,Qb_s:bit;Beginprocess(PRN,CLRN,CP,J,K)Beginif(PRN='0')and(CLRN='1')thenQ_s<='1';Qb_s<='0';elsif(PRN='1')and(CLRN='0')thenQ_s<='0';Qb_s<='1';elsif(CP'eventandCP='1')thenif(J='0')and(K='1')thenQ_s<='0';Qb_s<='1';elsif(J='1')and(K='0')thenQ_s<='1';Qb_s<='0';elsif(J='1')and(K='1')thenQ_s<=notQ_s;Qb_s<=notQb_s;elsif(J='0')and(K='0')thenQ_s<=Q_s;Qb_s<=Qb_s;endif;endif;Q<=Q_s;Qb<=Qb_s;endprocess;End;3、D触发器源代码：libraryieee;useieee.std_logic_1164.all;entityhuisport(PRN,CLRN,CP,D:instd_logic;Q:bufferstd_logic;NQ:outstd_logic);end;architecturehyofhuisbeginprocess(PRN,CLRN,CP,D)beginif(PRN='0'andCLRN='1')thenQ<='1';elsif(PRN='0'andCLRN='0')thenQ<=Q;elsif(PRN='1'andCLRN='0')thenQ<='0';elseif(CP'eventandCP='1')thenQ<=D;endif;endif;endprocess;NQ<=not(Q);end;四实验结果钟控RS触发器波形图：分析波形图CP脉冲为0时，Q保持。CP脉冲为1时，Qn+1=S+/R*Qn，R、S为0，Q保持；R=1，S=0时，Q为0；R=0，S=1时，Q为1。与真值表相符。JK触发器分析波形图CP脉冲上升沿触发，激励与响应状态组合与真值表相符。仿真验证了程序是正确的。D触发器分析波形图CP脉冲上升沿触发，激励与响应状态组合与真值表相符。仿真验证了程序是正确的。