中国矿业大学2010～2011学年第二学期《HDL语言应用与设计》试卷（A）卷考试时间：100分钟考试方式：闭卷学院_________班级_____________姓名___________学号____________题号一总分得分一、综合程序设计题（100分）(1)请简答或画出基于verilogHDL的数字系统设计流程（10分）(2)写出下图所示3选1的多路选择器的verilog程序实现（要求：使用行为描述方式）（10分）（3）写出一位全加器的UDP描述（15分）（4）请编写5分频的Verilog程序模块。其中模块输入信号为：clk_in,reset(复位信号，低电平有效)输出信号为:clk_out。（要求：使用行为描述方式）(15分)。（5）请用循环语句实现一个从t=1000ns时刻（假定一个仿真时间单位为1ns）开始的周期为100个仿真时间单位的时钟信号产生模块（10分）。（6）编写一位全加器的verilog的结构描述程序(15分)(7)请写一个用于比较两个整数的大小的比较器程序（用Verilog函数实现）（10分）（8）请给出如下图所示的一个4位移位寄存器结构的Verilog结构描述程序（这个移位寄存器是由四个D触发器(U1、U2、U3和U4)构成。其中seri_in是这个移位寄存器的串行输入；clk为移位时钟脉冲输入；clrb为清零控制信号输入；Q[0]～Q[3]则是移位寄存器的并行输出）（15分）注意：模块调用时端口对应方式要求使用端口位置关联方式。