正文：有关内存优化的文章其实已经有很多了，可能大家都没觉得没什么了不起的，不就是那几个参数吗？这还用讲？但是，我相信90%以上的人并没有完全真正理解那些时序参数的含义。我敢说，目前很多的优化原则都是有问题的，甚至有误导的倾向！本人在此之前曾有一篇专门探讨内存原理与相关参数的大型专题（文章发表于《电脑高手》），其中所讲到的一些原理其实对优化就有很大的启发意义。的确，虽然在BIOS中就是那么几个可以调节的内存时序参数，但如果不正确了解它们的意思，并不是每个人都知道如何正确的调节。有人可能会说，这有什么难的，与时序相关的时序参数，肯定都是越小越好呀，错！这就是我今天要着重讲到的问题。1、认识内存相关工作流程与参数首先，我们还是先了解一下内存的大体结构工作流程，这样会比较容量理解这些参数在其中所起到的作用。这部分的讲述以SDRAM为例，因为时序图看起来会简单一些，但相关概念与DDRSDRAM的基本相同。SDRAM的内部是一个存储阵列，将数据“填”进去，你可以它想象成一张表格。和表格的检索原理一样，先指定一个行（Row），再指定一个列（Column），我们就可以准确地找到所需要的单元格，这就是内存芯片寻址的基本原理。对于内存，这个单元格可称为存储单元,那么这个表格（存储阵列）叫什么呢？它就是逻辑Bank（LogicalBank，下文简称L-Bank）。SDRAM内部L-Bank示意图，这是一个8X8的阵列，B代表L-Bank地址编号，C代表列地址编号，R代表行地址编号。如果寻址命令是B1、R2、C6，就能确定地址是图中红格的位置目前的内存芯片基本上都是4个L-Bank设计，也就是说一共有4个这样的“表格”。寻址的流程也就是——先指定L-Bank地址，再指定行地址，然后指列地址最终的确寻址单元。在实际工作中，L-Bank地址与相应的行地址是同时发出的，此时这个命令称之为“行有效”或“行激活”（RowActive）。在此之后，将发送列地址寻址命令与具体的操作命令（是读还是写），这两个命令也是同时发出的，所以一般都会以“读/写命令”来表示列寻址。根据相关的标准，从行有效到读/写命令发出之间的间隔被定义为tRCD，即RAStoCASDelay（RAS至CAS延迟，RAS就是行地址选通脉冲，CAS就是列地址选通脉冲），大家也可以理解为行选通周期。tRCD是SDRAM的一个重要时序参数，可以通过主板BIOS经过北桥芯片进行调整。广义的tRCD以时钟周期（tCK，ClockTime）数为单位，比如tRCD=2，就代表延迟周期为两个时钟周期，具体到确切的时间，则要根据时钟频率而定，对于PC100SDRAM（时钟频率等同于DDR-200），tRCD=2，代表20ns的延迟，对于PC133（时钟频率等于DDR-266）则为15ns。图中显示的是tRCD=3接下来，相关的列地址被选中之后，将会触发数据传输，但从存储单元中输出到真正出现在内存芯片的I/O接口之间还需要一定的时间（数据触发本身就有延迟，而且还需要进行信号放大），这段时间就是非常著名的CL（CASLatency，列地址脉冲选通潜伏期）。CL的数值与tRCD一样，以时钟周期数表示。如DDR-400，时钟频率为200MHz，时钟周期为5ns，那么CL=2就意味着10ns的潜伏期。不过，CL只是针对读取操作，对于SDRAM，写入是没有潜伏期的，对于DDRSDRAM，写入潜伏期在0.75至1.25个时针周期之间。图中标准CL=2，tAC是有关内部信号处理的周期，可以不用关心目前内存的读写基本都是连续的，因为与CPU交换的数据量以一个CacheLine（即CPU内Cache的存储单位）的容量为准，一般为64字节。而现有的P-Bank位宽为8字节，那么就要一次连续传输8次，这就涉及到我们也经常能遇到的突发传输的概念。突发（Burst）是指在同一行中相邻的存储单元连续进行数据传输的方式，连续传输的周期数就是突发长度（BurstLengths，简称BL）。在进行突发传输时，只要指定起始列地址与突发长度，内存就会依次地自动对后面相应数量的存储单元进行读/写操作而不再需要控制器连续地提供列地址（SDRAM与DDRSDRAM的突发传输对列寻址的操作数量有所不同，在此不再细说）。这样，除了第一笔数据的传输需要若干个周期（主要是之前的延迟，一般的是tRCD+CL）外，其后每个数据只需一个周期的即可获得。突发连续读取模式：只要指定起始列地址与突发长度，后续的寻址与数据的读取自动进行，而只要控制好两段突发读取命令的间隔周期（与BL相同）即可做到连续的突发传输。在数据读取完之后，为了腾出读出放大器以供同一L-Bank内其他行的寻址并传输数据，内存芯片将进行预充电的操作来关闭当前工作行