主要内容2.18086CPU内部结构原理8086CPU与一般CPU区别二、8086CPU的寄存器结构1、通用寄存器指令执行部件（EU）设有4个通用寄器AXBXCXDXBX（BaseRegister）基址寄存器除可作数据寄存器外，还可放内存的逻辑偏移地址，而AX，CX，DX则不能。DX（DataRegister）DX除可作通用数据寄存器外，还在乘、除法运算、带符号数的扩展指令中有特殊用途。2、指针和变址寄存器BP（BasePointer）基址指针用于存放内存的逻辑偏移地址，隐含的逻辑段地址在SS寄存器中。3、寄存器的特殊用途和隐含性质在指令中没有明显的标出，而这些寄存器参加操作，称之为“隐含寻址”。具体的：在某类指令中，某些通用寄存器有指定的特殊用法，编程时需遵循这些规定，将某些特殊数据放在特定的寄存器中，这样才能正确地执行这些指令。采用“隐含”的方式，能有效地缩短指令代码的长度。2、段寄存器总线接口部件BIU设有4个16位段寄存器CS（CodeSegment），代码段寄存器中存放程序代码段起始地址的高16位。DS（DataSegment），数据段寄存器中存放数据段起始地址的高16位。SS（StackSegment），堆栈段寄存器中存放堆栈段起始地址的高16位。ES（ExtendedSegment），扩展段寄存器中存放扩展数据段起始地址的高16位。3、标志寄存器FR标志寄存器FRFR中的状态标志ZF(ZeroFlag)：零标志位ZF＝1，表示本次运算结果为零，否则即运算结果非零时，ZF＝0。OF(OverflowF1ag)：溢出标志FR寄存器的控制标志4、指令指针寄存器IP2.28086CPU外部引脚功能8086是16位CPU。它采用高性能的N—沟道，耗尽型负载的硅栅工艺(HMOS)制造。由于受当时制造工艺的限制，部分管脚采用了分时复用的方式，构成了40条管脚的双列直插式封装。8086的两种工作方式（1）AD15～AD0(AddressDataBus)：地址/数据复用信号，双向，三态。在T1状态（地址周期）AD15～AD0上为地址信号的低16位A15～A0；在T2～T3状态（数据周期）AD15～AD0上是数据信号D15～D0。（2）A19/S6～A16/S3(Address/Status)：地址/状态复用信号，输出。在总线周期的T1状态A19/S6～A16/S3上是地址的高4位。在T2～T4状态，A19/S6～A16/S3上输出状态信息。S6=0:8086使用总线；S5=IFS4（3）BHE#/S7(BusHighEnable/Status)：数据总线高8位使能和状态复用信号，输出。在总线周期T1状态，BHE#有效，表示数据线上高8位数据有效。在T2～T4状态BHE#/S7输出状态信息S7。S7在8086中未定义。（4）RD#(Read)读信号，三态输出，低电平有效，表示当前CPU正在读存储器或I／O端口。（5）WR#(Write)写信号，三态输出，低电平有效，表示当前CPU正在写存储器或I／O端口。（6）M／IO#(Memory／IO)存储器或I／O端口访问信号。三态输出，M／IO#为高电平时，表示当前CPU正在访问存储器，M／IO#为低电平时，表示当前CPU正在访问I／O端口。（7）READY准备就绪信号。由外部输入，高电平有效，表示CPU访问的存储器或I／O端口己准备好传送数据。当READY无效时，要求CPU插入一个或多个等待周期Tw，直到READY信号有效为止。（8）INTR(InterruptRequest)中断请求信号，由外部输入，电平触发，高电平有效。INTR有效时，表示外部设备向CPU发出中断请求，CPU在每条指令的最后一个时钟周期对INTR进行测试，一旦测试到有中断请求，并且当中断允许标志IF＝1时，则暂停执行下条指令转入中断响应周期。（9）INTA#(InterruptAcknowledge)中断响应信号。向外部输出，低电平有效，表示CPU响应了外部发来的INTR信号。（10）NMI(Non—MaskableInterruptRequest)不可屏蔽中断请求信号。由外部输入，边沿触发，正跳沿有效。CPU一旦测试到NMI请求信号，待当前指令执行完就自动从中断入口地址表中找到类型2中断服务程序的入口地址，并转去执行。（11）TEST#测试信号。由外部输入，低电平有效。当CPU执行WAIT指令时(WAIT指令是用来使处理器与外部硬件同步)，每隔5个时钟周期对TEST进行一次测试，若测试到该信号无效，则CPU继续执行WAIT指令，即处于空闲等待状态；当CPU测到TEST输入为低电平时，则转而执行WAIT的下一条指