实验二：嵌入式逻辑分析仪实验目的学习简单组合电路的设计，多层次电路设计，仿真和硬件测试。二、实验内容及步骤1、嵌入式逻辑分析仪的设计（1）、嵌入式逻辑分析仪的VHDL描述LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT10ISPORT(CLK,RST,EN:INSTD_LOGIC;CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);COUT:OUTSTD_LOGIC);ENDCNT10;ARCHITECTUREbehavOFCNT10ISBEGINPROCESS(CLK,RST,EN)VARIABLECQI:STD_LOGIC_VECTOR(3DOWNTO0);BEGINIFRST='1'THENCQI:=(OTHERS=>'0');--计数ELSIFCLK'EVENTANDCLK='1'THEN--检测时钟上升沿IFEN='1'THEN--检测是否允许计数（同步使能）IFCQI<9THENCQI:=CQI+1;--允许计数,--检测是否小于9ELSECQI:=(OTHERS=>'0');--大于9，ENDIF;ENDIF;ENDIF;IFCQI=9THENCOUT<='1';--计数大于9，输出进位信号ELSECOUT<='0';ENDIF;CQ<=CQI;--将计数值向端口输出ENDPROCESS;ENDbehav;（2）仿真波形（3）实验电路模式：模式5引脚锁定信息：端口名结构图上信号名（锁定的端口）CLKCLOCK0ENPIO0RSTPIO1COUTPIO8CQ(0)PIO16CQ(1)PIO17CQ(2)PIO18CQ(3)PIO19引脚锁定：生成JIC文件，观察波形下载：3、报告分析：通过此次实验，我基本上熟悉到VHDL文本设计流程的全过程。首先需要进行文本的编辑和仿真测试等步骤，然后进行编译，得出仿真波形。最后进行硬件测试，懂得了本项设计的功能。