串行口数据传输的仿真及硬件实现第*组班级：**********姓名：******指点老师：***实验目的：串行口数据传输是数字系统中常用的一种数据传输方式。本次课程设计要求先生综合数字逻辑电路和串行口通信的有关知识，用硬件独立设计完成一个简单的串行口数据传输系统，并用FPGA可编程逻辑器件进行仿真。实验仪器1双踪示波器1台2直流稳压电源1台3频率计1台4数字万用表1台5面包板1台实验内容与设计：1、实验内容：一个简单的串行口数据传输系统的系统框图如下：锁存接收显示电路控制电路时钟电路串/并转换字符检测电路同步字符结束字符发生器信息码由图可见，系统分为发送端，接收端两部分。发送端次要是同步字符、结束字符、时钟电路和信息码发生器。接收端包括串/并转换电路、字符检测电路、控制电路、锁存接收和显示电路。2、各部分功能的端口设置：时钟电路：晶振的时钟输入信号、通过分频后提供系统使用的输出信号。信号发生电路：时钟电路发出的时钟信号输入端、生成的序列输出端。串并转换电路：时钟信号输入、串行序列输入端、并行序列输出端。字符检测电路：若采用并行检测，有并行数据输入端、检测信号输出端；若采用串行检测，有串行数据接入端、时钟信号输入端、检测信号输出端。控制电路：时钟信号输如端、检测信号输入端、控制信号输出端。锁存电路：控制信号输入端、并行数据输入端、并行数据输出端。显示电路：并行数据输入端。3、各部分的逻辑设计：（1）时钟电路设计：由于晶振产生的时钟频率为1MHz，而为了显示稳定，需求的时钟频率为2Hz以下，所以需求分频。本次设计采用的是同步计数器来进行分频，输出端为Qa~Qd，分频系数为2N（N为端口数）。每个74LS163最多为24=16分频，而需求的分频系数：106÷2=5×105≈219。所以需求5块74LS163芯片用作分频。具体电路图如下：所得的输出频率约为2Hz.（2）序列信号发生器设计：本次实验需求产生的序列为15位循环码“111100010011010”，通过检验可知，此序列产生的15个4位序列不互相反复，因而可以用4个D触发器来构造序列发生器。此序列信号发生器的反馈电路可以通过“与”、“或”、“非”逻辑门或数据选择器实现。本次实验中，我们使用了数据选择器。形状表及卡诺图如下所示：Q4Q3Q2Q1Q4Q3Q2Q10001111000φ101010101110101100101D111101110011000100010001000100010011001100110011011101010101010111011101111为使系统能够自启动，令φ=1。使用Q4Q3作为数据选择器的输入，有C0=QUOTE，C1=1，C2=1，C3=0故序列信号发生器的电路图设计如下所（3）串并转换电路的设计由于系统需求7位并行输出，所以串并转换电路可由两块移位寄存器74LS194级联构成。电路图如下：（4）串行字符检测电路的设计：串行字符检测实际就是顺次对字符进行检测，符合同步码的输出1，否则输出0。但若对7位同步码都进行检测，需求的触发器较多，电路将非常复杂。通过观察发现同步码后4位1000在全部序列中是唯一的，因而实验中通过检测1000来达到检测同步码的效果。检测电路可通过形状机来实现。形状转移图如下所示：1/00/0AB1/00/11/01/00/0CD0/0对A、B、C、D进行编码:A00,B01,C11,D10X=0ZX=0X=10000010011001010X=1000001011101111001100001卡诺图如下：Q2Q1D000111Q2Q1D000111100010011111Q1n+1100011010000Q2n+1Q2Q1D000111100000110000Z由卡诺图可得：D2=Q2n+1=Q1QUOTED1=Q1n+1=QUOTEQ1+DZ=Q2·QUOTE·QUOTE可用D触发器实现，电路图如下所示：（5）并行字符检测电路的设计：并行字符检测，即将原序列经串并转换电路后产生的并行信号与同步码1111000相比较，当与同步码相同时，即产生一个高电平。此检测电路可通过两个比较器实现，比较时应由低位到高位顺次进行。本实验采用了两个数据比较器74LS85级联的方式。电路图如下所示：（6）控制电路的设计：字符检测电路若检测到同步码就会对控制电路输出一个信号，控制电路对此信号做出反应，以