第2章计算机系统组成与工作原理2.1.1冯·诺依曼体系结构2.1.2对冯·诺依曼体系结构的改进1.CPU指令集例：MOVR0，#2指令设计步骤2.存储器子系统完整的四级结构：寄存器＋Cache＋主存＋辅存现代计算机中的多级存储器体系结构寄存器组特点：读写速度快但数量较少；其数量、长度以及使用方法会影响指令集的设计。组成：一组彼此独立的Reg，或小规模半导体存储器。RISC：设置较多Reg，并依靠编译器来使其使用最优化。Cache高速小容量(几十千到几兆字节)；借助硬件管理对程序员透明；命中率与失效率；主（内）存编址方式：字节编址信息存放方式：大/小端（big/smallendianness）系统辅（外）存信息以文件(file)的形式存放。虚拟存储技术Cache技术和虚拟存储器技术smallendianness3.输入/输出子系统15/81输入/输出数据传输控制方式输入输出控制方式——程序控制方式程序控制方式举例输入输出控制方式——中断控制方式在CPU正常运行程序时，由于内部或外部某个非预料事件的发生，使CPU暂停正在运行的程序，而转去执行处理引起中断事件的程序（中断服务子程序），五.然后再返回被中断了的程序，继续执行。六.这个过程就是计算机系统中的中断。中断原理中断系统中断系统相关概念中断系统相关概念中断现场:是指CPU转去执行中断服务程序前的运行状态，包括CPU内部各寄存器、断点地址等。中断嵌套：若有更高级别的新中断源发出请求，且新中断源满足响应条件，则CPU中止当前的中断服务程序，转而响应高级中断。这种多级（重）中断的处理方式称为“嵌套”。中断系统中断屏蔽：在某些情况下，CPU可能不对中断请求信号作出响应或处理，这就是中断屏蔽。中断屏蔽标志系统在处理优先级别较高的中断请求时，不会理睬后来的级别较低的中断请求。中断处理过程程序中断与子程序调用的区别微处理器中的中断设置其实和人类活动相似，微处理器毕竟是一门人造科学。DMA控制方式DMA控制方式DMA方式原理方框图DMA的时候，CPU在干啥？DMA操作的基本方法I/O处理机2.2计算机组成原理简单并行总线结构S3C2440原理图-总线说明1.CPU内的时序控制部件三星ARM7处理器外部时钟电路2.CPU内典型的数据通路CPU内的微观结构-corei72.2.3不同的存储原理不同的存取方式举例——FIFO存储器举例——FIFO存储器主存组织形式1：并行存储器四体交叉存储器主存组织形式2：双端口存储器主存组织形式3：相联（联想）存储器2.2.4连接模式与控制模式55/81I/O接口的硬件组成与结构2.3计算机互连结构2.3.1总线要素二、总线协议2.3.2总线组织二、双总线特点：存储总线+I/O总线优点：提高了总线带宽和数据传输速率三、多级总线特点：高速外设和低速外设分开使用不同的总线。优点：高效，进一步提高系统的传输带宽和数据传输速率。缺点：复杂。微机的典型多级总线结构以上是按组织方式分为：④外部总线、(系统)外总线标准总线，如并口、串口微机系统中的系统总线（插板级总线）微机系统中的外总线（通信总线）芯片(间)总线片上总线特点简单高效结构简单：占用较少的逻辑单元时序简单：提供较高的速度接口简单：降低IP核连接的复杂性灵活，具有可复用性地址/数据宽度可变、互联结构可变、仲裁机制可变功耗低信号尽量不变、单向信号线功耗低、时序简单常用总线标准IBM的CoreConnect、ARM的AMBASilicore的Wishbone、Altera的Avalon2.3.3总线仲裁菊花链（串行）总线仲裁并行仲裁串并行二维仲裁2.3.4总线带宽某32位的数据总线，其时钟频率为8.33MHz，该总线的一个存取周期为3个时钟周期，则总线带宽为多少？32bit×（1/3）*8.33M试题分析：总线共享技术2.3.5总线时序同步并行总线时序异步并行总线时序一、特点同时使用主模块的时钟信号和从模块的联络信号二、优点2.3.6串行总线串行数据的传输方向串行数据的调制解调串行数据的传输速率串行数据的差错控制试题分析：2009期末同步串行通信同步串行通信的数据格式可能有以下几种。但都必须首先确定传送的起始位置（用同步字符或同步标志或采用硬件同步信号），然后传送准备好的信息数据，最后发送校验字符。T异步串行通信传送的数据格式可如下定义：首先传送1位起始位，再从最低位（b0）开始传送7位信息位，然后是1位奇偶校验位，最后是1位（或1.5位、2位）停止位。如采用偶校验、一位停止位时传送数据53H时的波形可能的错误类型：奇偶校验错，帧格式错，溢出错下图所示为串行异步通信中传送某字符的基波波形。该字符所传送的数据值为