数字电路课程设计电气一班2010084010034李雪梅设计要求1.设计以逻辑门电路、组合逻辑MSI器件为构造单元进行设计，要求在MAX-plusⅡ中用原理图输入形式完成电路原理图的设计，仿真，最终形式为提交一份报告，阐述电路设计的过程，思路，实现，给出原理图，仿真结果的图，采用层次化设计方式时，应给出各层的图。2.设计一个2进制的4-bit全加器，并以此为基本模块实现4×4bit的乘法器。注：此题的加法器需采用基本门电路实现串行加法器，不允许采用74×283，74×381，382等ALU器件。总电路设计过程1.全加器（full-adder）全加器是一种由被加数、加数和来自低位的进位数三者相加的运算器。基本功能是实现二进制加法。全加器的功能表输入输出输入输出CIABSCOCIABSCO0000010100110010100110010111011110010111逻辑表达式：=AB'CI'+A'BCI'+A'B'CI+ABCI其中，如果输入有奇数个1，则S为1；如果输入有2个或2个以上的1，则CO=1。实现全加器等式的门级电路图如图1所示，逻辑符号如图2所示.图1图22.四位二进制加法器——串行进位加法器四位二进制加法器为4个全加器的级联，每个处理一位。最低有效位的进位输入通常置为0，每个全加器的进位输出连到高一位全加器的进位输入。图3由上面对加法器的具体分析，下面给出的是4位二进制全加器的部分真值表：真值表X3X2X1X0Y3Y2Y1Y0CINS3S2S1S0COUT0000000000000000000000100010000100010001000010000100011000110001101010001100100010100100000010101000100010001000011100001100000101000010110010001000000001100010001000111001001101100010010100011010100001100111001000011011111010101001000111101010011010011000100100001110001001100101..........................................3.乘法器根据乘法的运算规则，可得出下图所示的乘法器的原理框图。4位加法器可以选择74X283，也可以使用上一步的电路生成的串行加法器，利用MAX-plusⅡ中的图形编辑器设计4位的二进制加法器，进行编译、仿真，并将其设置成为一元件（可根据需要对元件符号进行调整）。以下设计选择74283作为4位加法器。首先实现1位和4位的与运算，X0*A,X1*A,X2*A,X3*A实际就是1位和4位的与运算，如图4、图5所示。图4图5由原理框图可得出高速四位乘法器电路图。按以上原理实现一个高速4位乘法器三、实验步骤如上图所示，利用MAX-plusⅡ中的图形编辑器先后设计4位全加器和1-4的二进制乘法器和调用库中的74X283设计的一个高速4位乘法器，后进行编译、仿真，编译之前将文件设为当前文件。四、电路实现及仿真a)4位串行全加器的电路图b)4位全加器的仿真波形c)4*4乘法器的电路图d)4位乘法器仿真波形：