电子实习电子实习数字钟电路设计（DesignofDigitalo‘clock）一、数字钟的功能要求一、数字钟的功能要求(续)二、数字钟电路系统的组成框图二、数字钟电路系统的组成框图（续）三、主体电路的设计1．振荡器的设计振荡器设计方案一晶体振荡器电路振荡器设计方案二555多谐振荡器原理电路2．分频器的设计74LS90管脚图A、两片74LS90构成的100分频器：3．时分秒计数器的设计74LS92是二—六—十二进制计算器，即CP0和Q0组成二进制计算器，CP1和Q3Q2Q1在74LS92中为六进制计算器。六进制五进制BACK4．译码显示电路设计各使能端功能简介如下：/LT灯测试输入使能端。当LT＝0时，译码器各段输出均为高电平，显示器各段亮，因此，LT＝0可用来检查74LS48和显示器的好坏。/RBI动态灭零输入使能端。在LT＝1的前提下，当/RBI＝0且输入A3A2AlA0＝000时，译码器各段输出全为低电平，显示器各段全灭，而当输人数据为非零数码时，译码器和显示器正常译码和显示。利用此功能可以实现对无意义位的零进行消隐。/BI静态灭零输入使能端，只要BI＝0，不论输入A3A2AlA0为何种电平，译码器4段输出全为低电平，显示器灭灯(此时/BI／RBO为输入使能)。/RBO动态灭零输出端。在不使用/BI功能时，BI／RBO为输出使能(其功能是只有在译码器实现动态灭零时RBO＝0，其它时候RBO＝1)。该端主要用于多个译码器级联时，实现对无意义的零进行消隐。实现整数位的零消隐是将高位的RBO接到相邻低位的RBI，实现小数位的零消隐是将低位的RBO接到相邻高位的RBI。74LS48功能表74LS48构成的1000进制计数、译码显示电路5．校时电路的设计图2.4校“时”、校“分”电路四、功能扩展电路的设计四、功能扩展电路的设计（续）由图可见上午7点59分时，音响电路的晶体管导通，则扬声器发出1kHz的声音。持续1分钟到8点整晶体管因输入端为“0”而截止，电路停闹。2．仿广播电台正点报时电路的设计仿广播电台正点报时电路的功能要求是：每当数字钟计时快要到正点时发出声响，通常按照4低音1高音的顺序发出间断声响，以最后一声高音结束的时刻为正点时刻。设4声低音(约500Hz)分别发生在59分51秒、53秒、55秒及57秒，最后一声高音(约1kHz)发生在59分59秒，它们的持续时间均为1秒。如表2.2所示。由表2.2可得：Q3S1=“0”时500Hz输入音响；Q3S1=“1”1kHz输入音响。只有当分十位的Q2M2Q0M2＝11，分个位的Q3M1、Q0M1＝11。秒十位的Q2s2Qos2＝11及秒个位的Q0S1＝1时，音响电路才能工作。仿电台正点报时的电路如图2.7所示。这里采用的都是TTL与非门，如果用其它器件，则报时电路还会简单一些。3．报整点时数电路的设计报整点时数电路的功能是：每当数字钟计时到整点时发出音响，且几点响几声。实现这一功能的电路主要由以下几部分组成：（1）减法计数器完成几点响几声的功能。即从小时计数器的整点开始进行减法计数，直到零为止。（2）编码器将小时计数器的5个输出端Q4、Q3、Q2、Q1、Q0按照“12翻1”的编码要求转换为减法计数器的4个输入端D3、D2、D1、D0所需的BCD码。编码器的真值表如表2.3所示。（3）逻辑控制电路控制减法计数器的清“0”与置数。控制音响电路的输入信号。根据以上要求，采用了如图2.8所示的报整点时数的电路。其中编码器是由与非门实现的组合逻辑电路，其输出端的逻辑表达式由5变量的卡诺图可得。D1的逻辑表达式：表2.3编码器真值表减法计数器选用74LSl91，各控制端的作用如下：/LD为置数端。当/LD＝0时将小时计数器的输出经数据输入端D0D1D2D3的数据置入。/RC为溢出负脉冲输出端。当减计数到“0”时，/RC输出一个负脉冲。U/D为加减控制器。U／D＝1时减法计数。CPA为减法计数脉冲，兼作音响电路的控制脉冲。逻辑控制电路由D触发器741S74与多级与非门组成，如图2.8所示。图2.8仿电台报时电路及时序电路的工作原理是：接通电源后按触发开关S，使D触发器清“0”，即1Q=0。该清“0”脉冲有两个作用：其一，使74LSl91的置数端/LD＝0，既将此时对应的小时计数器输出的整点时数置入74LSl91：其二，封锁1kHz的音频信号，使音响电路无输入脉冲。当分十位计数器的进位脉冲Q2M2的下降沿来到时，经G1反相，小时计数器加1。新的小时数置人74LSl91。Q2M2的下降沿同时又使74LS74的状态翻转，1Q经G3、G4延时后使/LD＝1、此时74LSl91进行减法计数，计数脉冲由CP0提供。CP0＝1时音响电路发出1kHz声音，CP0＝0时停响。当减法计数