课程名称：EDA技术与FPGA应用设计实验项目：4位加法计数器实验地点：专业班级：学号：学生姓名：2012年6月22日一、实验目的①学习时序电路的VHDL描述方法。②掌握时序进程中同步、异步控制信号的设计③熟悉EDA的仿真分析和硬件测试技术。二、实验任务①编写4位二进制加法计数器的VHDL程序。②在ispDesignEXPERTSystem上对编码器进行仿真。③将输入引脚连接到拨码开关，时钟输入锁定到相应频率的时钟信号，输出连接到发光二极管，下载后在实验板上验证其功能，记录实验结果。三、实验原理设计一个含计数使能、异步复位和并行预置功能的4位加法计数器，RST是异步复位信号，高电平有效；CLK是时钟信号；当使能信号ENA为“1”'时，加法计数，COUT为计数进位输出，OUTY为计数输出。四、主要仪器设备IspDesignEXPERTSystem软件，FPGA配置存储芯片，硬件电路板。五、实验步骤①启动IspDesignEXPERT软件，并创立设计项目和选择器件ispLSI1016E。②在Source-New中，选择“VHDLModule”，然后选择OK。在VHDL文本编辑器中输入源文件。③选择Tools-SynplicitySynplifySynthesis命令，对源文件进行编译、综合。④在项目管理器的处理过程窗口中选择ConstraintManager选项，进行引脚锁定，根据实验板来进行引脚锁定。⑤插板，在Tools-ISDP中，搜索源文件和板，进行调试，观察板上结果。六、调试过程波形仿真：功能仿真：引脚锁定图：七、实验程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitysiweiisport(clk:instd_logic;rst:instd_logic;ena:instd_logic;outy:outstd_logic_vector(3downto0);cout:outstd_logic);endsiwei;architecturearcofsiweiissignalcqi:std_logic_vector(3downto0);beginp_reg:process(clk,rst,ena)beginifrst=‘1’thencqi=“0000”;elsifclk′enentandclk=‘1’thenifena=‘1’thencqi<=cqi+1;endif;endif;outy<=cqi;endprocessp_reg;cout<=cqi(0)andcqi(1)andcqi(2)andcqi(3);endarc;八、实验结果与分析四个灯按照0000—1111规律闪烁,当计数到达1111后,自动归0000后重新计时,由此完成了四位加法计数器。九、实验心得这次实验完成了4位加法计数器，首次用VHDL语言完成源文件的设计，感觉到用VHDL比用原理图更为简捷方便。对四位加法计数器也有了更深的了解。