实验一学院：电子信息学院班级：xxxxx姓名：xxx学号：xxxxxxxxxx实验名称含异步清零和同步时钟使能的加法计数器实验设备（1）EDA实验箱（型号GW48系列）（2）计算机（3）EDA软件（QuartusII）实验目的学习计数器的设计、仿真和硬件测试，进一步熟悉VerilogHDL设计技术。实验内容（1）在QuartusII6.0上对例4-22进行编辑、编译、综合、适配、仿真。说明例4-22各语句的作用，详细描述示例的功能特点，给出其所有信号的时序仿真波形。（2）引脚锁定以及硬件下载测试。引脚锁定后进行编译、下载和硬件测试实验。将实验过程和实验结果写进实验报告。（3）使用SignalTapII对此计数器进行实时测试。（4）从设计中去除SignalTapII,要求全程编译后将生成的SOF文件转变成用于配置器件EPCS1的压缩的间接配置文件.jic，并使用USB-Blaster对实验板上的EPCS1进行编程，最后进行验证。（5）为此项设计加入一个可用于SignalTapII采样的独立时钟输入端，并进行实时测试。实验原理实验程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT10BISPORT(CLK,RST,EN:INSTD_LOGIC;CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);COUT:OUTSTD_LOGIC);ENDCNT10B;ARCHITECTUREBEHAVOFCNT10BISBEGINPROCESS(CLK,RST,EN)VARIABLECQI:STD_LOGIC_VECTOR(3DOWNTO0);BEGINIFRST='1'THENCQI:=(OTHERS=>'0');ELSIFCLK'EVENTANDCLK='1'THENIFEN='1'THENIFCQI<9THENCQI:=CQI+1;ELSECQI:=(OTHERS=>'0');ENDIF;ENDIF;ENDIF;IFCQI=9THENCOUT<='1';ELSECOUT<='0';ENDIF;CQ<=CQI;ENDPROCESS;ENDBEHAV;仿真分析当使能端EN为高电平复位端RST为低电平时，对脉冲进行计数，每计满十个输出进位信号，重新计数。当EN为低电平时在紧邻下一个脉冲上升沿处停止计数直到EN变为高电平，当RST为高电平时立即清零直到变成低电平重新计数。