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1.分频器的设计分频器实现的是将高频时钟信号转换成底频的时钟信号，用于触发控制器、计数器和扫描显示电路。该分频器实现的是一百分频，将一百赫兹的时钟信号分频成一赫兹的时钟信号，占空比为1:100。LIBRARYIEEE;USEIEEE.Std_Logic_1164.ALL;USEIEEE.Std_Logic_unsigned.ALL;USEIEEE.Std_Logic_arith.ALL;ENTITYFen_pinISPORT(Clk100HZ:INStd_Logic;Clk1HZ:OUTStd_Logic);END;ARCHITECTUREbhvOFFen_pinISSIGNALqan:std_Logic_vector(3DOWNTO0);SIGNALqbn:std_Logic_vector(3DOWNTO0);SIGNALcin:std_Logic;BEGINPROCESS(Clk100HZ)beginIF(Clk100HZ'eventandClk100HZ='1')THENIFqan="1001"thenqan<="0000";cin<='1';ELSEqan<=qan+1;cin<='0';ENDIF;ENDIF;ENDPROCESS;PROCESS(Clk100HZ,cin)beginIF(Clk100HZ'eventandClk100HZ='1')THENIFcin='1'THENIFqbn="1001"thenqbn<="0000";ELSEqbn<=qbn+1;ENDIF;ENDIF;ENDIF;ENDPROCESS;PROCESS(qan,qbn)beginIF(qan="1001"andqbn<="1001")THENclk1HZ<='1';ELSEclk1HZ<='0';ENDIF;ENDPROCESS;ENDbhv;
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