数字时钟电路设计1设计任务题目：数字时钟设计基本功能要求：1．能够计到分和秒。2．有一个开始计时、一个暂停计时、一个复位按键发挥要求：有预置和校时功能其他要求：1．系统时钟采用12MHz有源晶振2．主芯片采用CPLD器件，型号为ALTERA的EPM7064SL-443．采用数码管显示2设计方案该设计主要包括几个部分：电源部分、数码管显示部分、时钟电路部分、按键部分、主芯片部分、程序下载电路部分。本实验用到的实验仪器是3.3V稳压供电电源、PC机、JTAG下载线，以及基于FPGA的Altera公司的实验开发试验箱。焊电路板时还需要电烙铁、焊锡、镊子等。设计原理框图如下：图1系统原理框图时钟电路EPM7064芯片JTAG接口数码管显示电路时钟电路晶体振荡器，简称HYPERLINK"http://cn.signalsky.com/tag/%e6%99%b6%e6%8c%af"\o"查看晶振的全部文章"\t"_blank"晶振，是利用了晶体的压电效应制造的，当在晶片的两面上加交变电压时，晶片会反复的机械变形而产生振动，而这种机械振动又会反过来产生交变电压。当外加交变电压的频率为某一特定值时，振幅明显加大，比其它频率下的振幅大得附加外部时钟电路，一般是一个放大反馈电路，只有一片HYPERLINK"http://cn.signalsky.com/tag/%e6%99%b6%e6%8c%af"\o"查看晶振的全部文章"\t"_blank"晶振是不能实现震荡的多，产生共振，这种现象称为压电谐。图2.系统原理图晶体振荡器电路给数字钟提供一个品种稳定准确的方波信号，可保证数字钟的走私准确及稳定。与晶振并联的电阻的作用——与晶振并联的电阻R17是反馈电阻，是为了保证反相器输入端的工作点电压在VDD/2，这样在振荡信号反馈在输入端时，能保证反相器工作在适当的工作区。虽然去掉该电阻时，振荡电路仍工作了。但是如果从示波器看振荡波形就会不一致了，而且可能会造成振荡电路因工作点不合适而停振。所以千万不要省略此电阻。这个电阻是为了使本来为逻辑反相器的器件工作在线性区，以获得增益，在饱和区是没有增益的，没有增益是无法振荡的。如果用芯片中的反相器来作振荡，必须外接这个电阻，对于CMOS而言可以是1M以上，对于TTL则比较复杂，视不同类型(S，LS…)而定。图3.晶振电路按键电路按键电路为了实现该设计的基本功能，通过按键电路实现计数时钟的的开启和暂停功能。图4.按键电路电源电路本次课程设计所使用的电源是由外界直接提供的，直接给板子供电。显示电路在应用数码管显示时，首先需要考虑的问题就是驱动电流，与发光二极管相同，数码管的发光段也需要串联限流电阻，共阳极数码管为例，串联的限流阻值越大，电流越小，亮度越低；电阻值越小，电流越大，亮度越高。在使用限流电阻时需要在每一段线上都串联限流电阻，而不要在公共端上串联电阻，如果只是在公共端上串联一个限流电阻，则显示不同数字是，将会造成数码管亮度的不同。在动态显示时，每个数码管的断连线是对应连接在一起的，同时由于数码管不存在同时点亮状态，所以只需在段连线的引出端上串联限流电阻即可。图9.数码管驱动电路芯片EPM7064简介CPLD(ComplexProgrammableLogicDevice)复杂可编程逻辑器件，是从PAL和GAL器件发展出来的器件，相对而言规模大，结构复杂，属于大规模集成电路范围。是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆（“在系统”编程）将代码传送到目标芯片中，实现设计的数字系统.本文采用ALTERA公司的MAX7000s,它是基于第二代MAX结构的高精度、高性能、在系统中可编程的CPLD芯片，采用CMOS技术加工而成，内含电可擦除只读存储器，可提供600~5000个可用选通引脚、ISP、速度仅有5ns的延迟以及频率可达175.4MHZ的高速计数器。图10.EPM70643设计程序开始创建顶层模块定义输入输出配置寄存器变量按键消抖子模块秒信号产生子模块数码管动态扫描子模块计时处理子模块时间调整子模块结束图13.软件设计流程图引脚配置总结及心得遇到的问题：1焊接时，由于三极管的管脚距离太近，焊接时很容易管脚发生连焊.2焊好后，JTAG接口无法正常下载程序（经检查，是当时焊接时，烙铁温度过高，导致一个管脚的焊盘脱落，不导电所致）3：数码管有的不亮，可能是有虚焊，用手按着某个器件会发现数码管会亮。解决方法：1我们通过把电烙铁侧拿、只用一个角与三极管和焊锡接触，以此来避