实验八数控分频器的设计实验目的1学习数控分频器的设计；2熟悉VHDL常用语句的意义和使用；3练习引脚分配和时序分析。实验内容1设计8位数控分频器；三、实验原理对于一个N分频器，分频出的时钟周期原时钟周期的N倍，频率是原时钟频率的1/N。对于一个8位计数器，如果开始预置一个数D，然后启动计数器工作，则经过11111111－D个时钟周期计数器的值又变为11111111，当计数器为该数值时，下一个时钟沿到来之时，又将计数器预置为D，然后开始正常计数。如此通过计数、预置的周期性操作，可以得到一个周期信号（即分频信号），其周期为11111111－D+1，即分频比为R=11111111－D+1。所以改变D，则可以控制分频比。数控分频器的VHDL代码见教材P146-147。仿真波形如图8－1所示。图8－1数控分频器仿真波形图8－2数控分频器芯片引脚分配三、实验步骤（一）8位数控分频器的设计建立一个设计工程，工程名为PULSE；打开文本编辑器，建立一个VHDL设计文件，其VHDL代码见教材P166例6-22，文件名存为PULSE.VHD。注意文件的扩展名要选为.vhd，而且要求工程名、文件名和设计实体名必须相同。选器件：将器件型号选为；编译；建立波形文件，然后保存，其文件名必须与工程名一致；【波形设置：①设置仿真时间为500us:②设置输入信号的波形：时钟周期设置为50ns，其他输入信号的波形设置参看图8－1。】仿真，观察输出波形是否正确【参看图8－1中的输出波形】。引脚分配；【将引脚分配到如图8－2所示的位置，然后再编译。编译通过才算成功】8时序分析：分析芯片所能达到的最高时钟频率。【打开时序分析器，然后执行菜单命令：analysis/registerperformance/start】五、思考题1按本实验所示的方法进行分频，输出的分频信号FULL和FOUT是奇数分频还是偶数分频？分别说明之。2将本实验的8位数控分频器扩展为16位分频器；3在本实验的设计基础上，如果设置2个预置数D和D1，则可以控制输出信号FULL的占空比，使时钟信号变得比较均匀。试在原来的VHDL代码基础上进行改进，使用D和D1来控制FULL信号的占空比。4设计一个5分频器，使其分频时钟的占空比位3/5，写出VHDL设计代码。【提示：对于一个5分频器的设计，可以先设计一个4位5进制计数器，则计数器的值在0，1，2，3，4上周期性循环。设计方法是：当计数器为4时，如果下一个时钟沿到来则将计数器置0，然后开始正常计数。另外定义一个分频信号CLK_DIV5，当计数器值为0，1，2时，使CLK_DIV5=1，当计数器值为3，4时，使CLK_DIV5=0，则CLK_DIV5为5分频信号，其占空比为3/5。】