实验目的与要求实验名称:数控分频器设计实验目的:将4位计数器改成8位计数器形式,完成全部仿真测试和硬件测试内容实验原理给定计数模N,当计数到N时,对计数器发出一个清零信号,使其从头开始计数,以此循环往复如果控制的是计数器的同步清零端,则为计数器的同步清零模式.如果控制的是异步清零端,则为计数器的异步清零模式.对于给定的模M,当计数满到溢出时,或限制其计数到某一数值时,发出一个信号,控制计数器的加载预置端,使计数器加载M,如果控制的是计数器的同步加载端,则为同步加载模式,如果控制的是计数器的异步加载端,则为异步加载计数模式实验内容编辑和输入设计文件新建文件夹——输入源程序——文件存盘源程序A、moduleFDIV0(CLK,PM,D,DOUT,RST);inputCLK;inputRST;input[7:0]D;outputPM;output[7:0]DOUT;reg[7:0]Q1;regFULL;（*synthesis,keep*）wireLD;always@(posedgeCLKornegedgeRST)beginif(!RST)beginQ1<=0;FULL<=0;endelseif(LD)beginQ1<=Q1+1;FULL<=0;endendassignLD=(Q1==8'B11111111);assignPM=FULL;assignDOUT=Q1;endmoduleB、modulefdiv01(CLK,PM,D,DOUT,RST);inputCLK;inputRST;input[7:0]D;outputPM;output[7:0]DOUT;reg[7:0]Q1;regFULL;（*synthesis,probe_port,keep*）wireLD;always@(posedgeCLKorposedgeLDornegedgeRST)beginif(!RST)beginQ1<=0;FULL<=0;endelseif(LD)beginQ1<=D;FULL<=1;endelsebeginQ1<=Q1+1;FULL<=0;endendassignLD=(Q1==8'B00000000);assignPM=FULL;assignDOUT=Q1;endmoduleC、modulefdiv02(CLK,PM,D);inputCLK;input[7:0]D;outputPM;（*synthesis,probe_port,keep*）[7:0]Q1;regFULL;（*synthesis,probe_port,keep*）wireRST;always@(posedgeCLKorposedgeRST)beginif(RST)beginQ1<=0;FULL<=1;endelsebeginQ1<=Q1+1;FULL<=0;endendassignRST=(Q1==D);assignPM=FULL;endmoduleD、modulefdiv03(CLK,PM,D);inputCLK;input[7:0]D;outputPM;（*synthesis,probe_port,keep*）[7:0]Q1;regFULL;（*synthesis,probe_port,keep*）wireRST;always@(posedgeCLK)beginif(RST)beginQ1<=0;FULL<=1;endelsebeginQ1<=Q1+1;FULL<=0;endendassignRST=(Q1==D);assignPM=FULL;endmodule总结与体会创建工程打开并建立新工程管理窗口——将设计文件加入工程中——选择目标芯片——工具设置——结束设置全程编译前约束项目设置选择FPGA目标芯片——选择配置器件的工作方式——选择配置器件和编程方式——选择目标器件引脚端口状态——选择Verilog语言版本全程综合与编译Processing——StartCompilation启动全程编译仿真测试AB、C、D实验总结与体会通过这次实验学会了将4位计数器改成8位计数器形式,完成全部仿真测试和硬件测试内容。