多功能数字钟设计1设计任务与要求设计一个具有“时”、“分”、“秒”显示的数字钟，具体要求：（1）具有正常走时的基本功能；（2）具有校时功能（只进行分、时的校时）；（3）具有整点报时功能；（4）具有定时闹钟功能；（5）秒信号产生电路采用石英晶体构成的振荡器；（6）写出设计步骤，画出设计的逻辑电路图；（7）对设计的电路进行仿真、修改，使仿真结果达到设计要求；（8）安装并测试电路的逻辑功能。2课题分析及设计思路数字钟基本功能的原理框图如图1所示。其工作原理是：秒脉冲产生电路作为数字钟的时间基准信号，输出1Hz的标准秒脉冲作为秒计数器的计数脉冲。秒计数器计满60后产生一进位信号作为分计数器的计数脉冲，分计数器计满60后产生一进位信号作为小时计数器的计数脉冲。因此在数字钟电路中，秒计数器和分计数器为60进制加计数器，小时计数器为24进制加计数器。图1数字钟原理框图2.1秒脉冲产生电路的设计秒脉冲产生电路是数字钟的核心，它的稳定度和精确度决定了数字钟走时的准确度。因此通常选用石英晶体振荡电路。图2是由集成电路CD4060（14位二进制串行计数器）和石英晶体构成的一种典型的脉冲产生电路，图中晶振的谐振频率为32768Hz，经CD4060内部的14级二分频器后，从Q4~Q10和Q12~Q14各输出端可分别得到频率为2048Hz，1024Hz，512Hz，256Hz，128Hz，64Hz，32Hz，8Hz，4Hz和2Hz的脉冲信号。将2Hz信号再经一个外接的二分频电路即可得到1Hz的秒脉冲信号。图2石英晶体振荡器构成的秒脉冲电路2.2时、分、秒计数器的设计分和秒计数器均为60进制加计数器，秒计数器为24进制加计数器，它们可分别由两片74LS90级联并采用“反馈清零法”构成，设计中的难点是各个进位信号的产生。2.3校时电路的设计当数字钟接通电源或走时出现误差时，需要校时。其具体要求为：在小时校时时不影响分、秒的正常计数；在分校时时不影响小时、秒的正常计数。具体设计方案有如下三种：（1）用集成门电路实现。（2）用二选一的数据选择器实现。（3）用单次脉冲产生电路实现。图3为方案（1）、（2）的校时电路，图中当控制信号为“1”时正常走时；当控制信号为“0”时用秒脉冲校时。需要注意的是，控制信号“1”或“0”实际上由开关产生，可能会产生抖动而影响校时操作，必要时可在开关两端并联一个0.01uF电容或者利用RS触发器构成专门的去抖动电路。图3校时电路2.4整点报时电路设计整点报时电路的功能是：每当数字钟走时到整点时发出声响，有些情况下对声响还有其他特殊要求，如：声响的音调、次数以及几点响几声等。具体设计方案有如下几种：利用分位60进制计数器的进位信号。如图4所示，分位60进制计数器向小时位计数器产生进位信号时，正好是整点时刻。但该进位信号为窄脉冲，不能直接驱动发声，故将此信号经一单稳态触发器展宽后再送蜂鸣器。图4整点报时电路之一（2）利用比较器或集成逻辑门实现。当分位、秒位计数器的输出端均为“59”（01011001）时，下一秒即为整点时刻。用4片4位集成比较器将“59”、“59”分别和分位、秒位计数器的当前时间进行比较，当它们相等时即产生整点控制信号。根据这一思路，可提前几秒开始整点报时。此外用集成逻辑门也可实现。（3）实现“整点为几报几下”。其主要思路是：设计一个2位减法计数器，将数字钟小时个位及十位的当前时间作为减法计数器的预置数据，将分位60进制计数器的进位信号作为置数控制信号。则每当整点时刻到达时，减法计数器从小时计数器的整点值开始进行减计数，每减一次响一声，直到零为止，如图5所示。图5整点报时电路之二（4）要求在差10秒为整点时产生每隔1秒鸣叫1次的响声：共叫5次，每次持续1秒，前4声为低音500Hz，后1声为高音1KHz。其主要思路是：设4声低音分别发生在59分51秒、53秒、55秒、57秒，最后1声高音发生在59分59秒，它们的持续时间均为1秒。如表1所示。表1秒个位计数器的状态CP(秒)Q3Q2Q1Q0功能5051低音52停53低音54停55低音56停57低音58停59高音00停由表可知，当Q3为“1”时，高音1kHz输入声响电路；当Q3为“0”时，低音500Hz输入声响电路。且只有当分十位的Q2Q0为“11”、分个位的Q3Q0为“11”、秒十位的Q2Q0为“11”、秒个位的Q0为“1”时，才会有信号输入到声响电路而发出声音。这一功能可以由若干个集成门来实现。见图6所示。图6整点报时电路之三2.5定时闹钟功能数字钟在预定的时刻发出信号驱动声响电路而发出声音。要求闹钟的开始时刻与声响持续时间均满足规定的要求。如：预定时刻到时发出闹钟信号，