小数分频器的设计摘要:通过小数分频器的基本实现原理进行小数分频器主模块的设计与实现。程序用VHDL硬件描述语言设计，在MAX+plusⅡ开发软件下分析编译并进行仿真调试。关键词：小数分频，VHDL小数分频的基本原理：小数分频器的功能就是当在输入端给定不通输入数据时，将对输入的时钟信号有不同的分频比，即对较高频率的信号分频,以得到所需要的低频信号。小数分频器的实现方法很多,但其基本原理一样,即在若干个分频周期中采取某种方法使某几个周期多计或少计1个数,即吞脉冲或插入脉冲的方法,从而在平均意义上获得1个小数分频比,设要进行分频比为N的小数分频,N可表示为N=K+10-nX式中,n,K,X均为正整数;n为到X的位数,即N有n位小数。另一方面,分频比又可以写成:N=M/P式中:M为分频器输入脉冲数;P为输出脉冲数。M=NP=(K+10-nX)P令P=10n,则有M=10nK+X以上是小数分频器的一种实现方法,即在进行10nK次分频时,设法多输入X个脉冲。二、仿真软件：MAX-plusⅡ。可识别编译AHDL,VHDL,Veriloghdl等硬件语言。三、设计的小数分频器主模块：设计（一）：1、源代码：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYClkDivyISPORT(clk:INSTD_LOGIC;clkdivp:OUTSTD_LOGIC);ENDClkDivy;ARCHITECTURErtlOFClkDivyISCONSTANTmd:STD_LOGIC_VECTOR(1DOWNTO0):="10";SIGNALcounter:STD_LOGIC_VECTOR(1DOWNTO0);SIGNALtmpclk:STD_LOGIC;SIGNALclkdiv5:STD_LOGIC;SIGNALtmpdiv2p5:STD_LOGIC;BEGINp1:PROCESS(tmpclk)BEGINIF(tmpclk'eventANDtmpclk='1')THENIF(counter="00")THENcounter<=md;tmpdiv2p5<='1';ELSEcounter<=counter-1;tmpdiv2p5<='0';ENDIF;ENDIF;ENDPROCESSp1;p2:PROCESS(tmpdiv2p5)BEGINIF(tmpdiv2p5'eventANDtmpdiv2p5='1')THENclkdiv5<=NOTclkdiv5;ENDIF;ENDPROCESSp2;tmpclk<=clkXORclkdiv5;clkdivp<=tmpdiv2p5;ENDrtl;2、生成的模块文件图3、仿真时序图：设计（二）源代码：libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;entityHalfDivyisport(Inclk:instd_logic;Preset:instd_logic_vector(3downto0);Outclk:bufferstd_logic);endHalfDivy;architectureBehavioralofHalfDivyissignalclk,divclk:std_logic:='0';signalcount:std_logic_vector(3downto0):="0000";beginclk<=Inclkxordivclk;process(clk)beginif(clk'eventandclk='1')thenif(count="0000")thencount<=preset-1;Outclk<='1';elsecount<=count-1;Outclk<='0';endif;endif;endprocess;process(Outclk)beginif(Outclk'eventandOutclk='1')thendivclk<=notdivclk;endif;endprocess;endBehavioral;2、生成的模块文件图3、仿真时序图：四：总结分频器完成对输入信号的整数或半整数分频功能，当然这只是分频器主模