电子设计《微计算机信息》(嵌入式与SOC)2010年第26卷第10-2期文章编号:1008-0570(2010)10-2-0192-02基于VHDL的小数分频器设计ThedesignofdecimalfractionfrequencydividerbasedonthelanguagenamedVHDL(淮阴工学院)李慧LIHui摘要:本文主要介绍了一种基于VHDL语言的双模前置小数分频器的设计,为了测试的需要同时设计了8位数字频率计,在MAX-PLUSⅡ平台下实现分频器的仿真,并下载到EPF10K10LC84-3芯片中实现。关键词:双模;小数分频器;频率计中图分类号:TP386文献标识码:AAbstract:ThedesignofdoublemoduledecimalfractionfrequencydividerbasedonthelanguagenamedVHDLismainlypresentedinthistext.8bitdigitalcymometerisdesignedfortestingatthesametime.SimulateisfinishedonMAX-PLUSⅡ,anddownloadisfinishedinCMOSCHIPnamedEPF10K10LC84-3.Keywords:doublemodule;decimalfractionfrequencydivider;cymometer技术1引言4VHDL程序实现分频器是数字电路中最基础也是最常用的电路,整数分频4.1小数分频模块设计创器的实现比较简单,可采用标准的计数器或可编程逻辑器件设1)、原理分析计实现。但在某些特定场合下,时钟源与所需的频率往往不成整以实现7.3分频为例,要实现7.3分频,只要在10次分频中新数倍关系,此时就需要采用小数分频器对输入的信号进行分频。做7(即10-3)次除7,3次除8就可以得到:N=(7×7+3×8)/10=7.3,而同时本系统可以在不降低参考频率的前提下,提高系统输出又如,要实现分频系数为7.32的小数分频,只要在每100次分频频率的分辨率。中做68(100-32)次除7,32次除8即可得到N=(68×7+32×8)/10=由上可知要实现分频比为的小数分频只需要对输入2双模前置小数分频原理7.32。,N.F,信号做N/N+1分频,考虑到该小数分频器要进行多次N分频和用来实现小数分频器的方法很多但其基本原理都基本一,N+1分频,那么就设法将两种分频混合均匀,这种“均匀”工作是样即在若干个分频周期中采取某种方法使某几个周期多计或,通过计数器来完成的,在这里只讨论一位小数的情况,下面简要少计一个数从而在整个计数周期的总体平均意义上获得一个,介绍这种混合的方法:小数分频比设要进行分频比为的小数分频可表示为,K,K:K=每进行一次分频,计数值为10减去分频系数的小数部分,-n式中均为正整数为到的位数即有位N+10×X:n,N,X;nX,Kn各次计数值累加。若累加结果小于10,则进行N+1分频,若大于小数。另一方面分频比又可以写成,:K=M/P10或等于10,则进行N分频。式中为分频器输入脉冲数为输出脉冲数。:M;P2)、VHDL语言实现(以1位小数为例)M=KPNXP×=(+10−Á×)×小数分频器主要由N/N+1分频器、计数器以及控制逻辑几令=Á,则:=Á×+P10M10NX大部分组成。以上是小数分频器的一种实现方法,即在进行10n次N分界面说明部分定义如下:频时,设法多输入X个脉冲。ENTITYsheji_02IS3系统模块设计部分port(clk:instd_logic;--输入信号num_zg,num_zd:instd_logic_vector(3downto0);--分频系本系统主要包括两大部分:一部分是可预置分频系数的小数高低位输入,最大输入为15.9数分频模块设计,另一部分是8位数字频率计的设计(主要是为err:outstd_logic;了验证设计的结果而辅助设计的一个模块)。具体模块框图如下:fout:bufferstd_logic);--输出信号end;分频系数为num_sheding的分频器设计:process(clk)isbegin图1系统模块图ifclk'eventandclk='1'then李慧:讲师硕士ifnum="0000"then--192360元/年邮局订阅号：82-946《现场总线技术应用200例》您的论文得到两院院士关注电子设计num<=num_sheding-1;num_out<='1';…elseendcase;num<=num-1;n