试卷评分基本规则数字逻辑设计及应用课程考试题中文A卷（120分钟）考试形式：闭卷考试日期2007年7月日课程成绩构成：平时20分，期中20分，实验0分，期末60分一二三四五六七八九十合计填空题（每空1分，共5分）1、CMOS与非门的未用输入端应连接到逻辑（1）电平或者输入信号连接端上。2、DAC的功能是将（数字）输入成正比地转换成模拟输出。3、EPROM可存储一个（9）输入4输出的真值表。4、74X163的RCO输出有效条件是：仅当使能信号（ENT）有效，并且计数器的状态是15。5、已知二进制原码为(001101)2,问对应的8-bit的补码为(00001101)2.二、单项选择题：从以下题目中选择唯一正确的答案。（每题2分，共10分）1、八路数据分配器的地址输入端有（B）个。A.2B.3C.4D.52、以下描述一个逻辑函数的方法中(C)只能唯一表示。3、实现同一功能的Mealy型同步时序电路比Moore型同步时序电路所需要的（B）。A.状态数目更多B.状态数目更少C.触发器更多D.触发器更少4、使用移位寄存器产生重复序列信号“1000001”，移位寄存器的级数至少为（D）。A.2B.3C5、下列各逻辑函数式相等，其中无静态冒险现象的是（D）。A.F=B’C’+AC+A’BB.F=A’C’+BC+AB’C.F=A’C’+BC+AB’+A’BD.F=B’C’+AC+A’B+BC+AB’+A’C’组合电路分析：（共10分）1．求逻辑函数最简和之积表达式。（4分）解：(2).已知逻辑函数F=W+XZ+XY，请写出与该函数对应的最小项列表表达式：F=ΣWXYZ()(3分)F=ΣWXYZ(5，6，7，8，9，10，11，12，13，14，15)(3).请完成给定电路的定时图（假设每一个逻辑门均有一个单位的时延Δ）。(3分)解：试用一片三输入八输出译码器（74X138）和适当的与非门实现函数：F=A’BD’+A’CD’+BCD’写出真值表，画出电路连接图。译码器如下图所示。（10分）解：ABCDF00000000100010100110010010101001101011101000010010101001011011000110101110111110五、一个2_BIT比较器电路接收2个2_BIT数P(P=P1P0)和Q(Q=Q1Q0)。现在要设计一个电路使得当且仅当P>Q时，输出FP>Q为“1”。请你写出与该电路要求对应的真值表。（5分）真值表2P1P0Q1Q0FP>Q00000000100010000110010010101001100011101000110011101001011011001110111110111110解：真值表1P1Q1P0Q0FP>Q00000000100010100110010000101001100011101000110011101011011111000110101110111110真值表3P1Q1P0Q0FP>Q10XX11110100101其余情况，输出FP>Q=0六、时序电路设计：（共20分）激励/输出表Q1Q2X010001，011，10110，000，01011，001，01100，110，0D1D2，Z1、已知状态/输出表如下，根据状态分配（stateassignment），写出转换/输出表；写出针对D触发器的激励/输出表；（7分）转换/输出表Q1Q2X010001，011，10110，000，01011，001，01100，110，0Q1*Q2*，Zstate/outputtable：stateassignment：SSQ1Q2A00B01C10D11X01AB，0D，1BC，0A，0CD，0B，0DA，1C，0S*，Z2、已知针对D触发器的激励/输出表如表所示，请导出对应的激励方程、输出方程；（8分）激励/输出表Q1Q2X010001/001/00101/011/01011/000/11100/110/0D1D2/Z激励方程：，输出方程：3、已知针对J_K触发器的激励方程、输出方程如下，请画出电路图,时钟上升沿有效。（5分）激励方程：J0=(A⊕Q1)’;K0=(AQ1)’J1=A⊕Q0;K1=(A’Q0)’输出方程:Y=((AQ1)’(A’Q0))’电路图例：七、时序电路分析：（共15分）1、已知电路如图所示，写出电路的激励方程、输出方程、转移方程和建立转移/输出表;(8分)解：激励方程：，，输出方程：转移方程：转移/输出表：QDQJAY010000100010111110011101101111QD*QJ*2、已知某时序电路的转移