1位全加器原理图输入设计一、实验目的掌握运用MAX+plusII原理图编辑器进行简单电路系统设计的方法。了解利用MAX+plusII进行电路系统设计的一般流程掌握1位全加器原理图输入设计的基本方法及过程学会对实验板上的FPGA/CPLD进行编程下载，用硬件验证所设计的项目。二、实验原理一位全加可以由用两个半加器及一个与门连接而成，因此需要先设计一个半加器，根据原理图输入设计方法进行顶层元件设计和层次化设计的步骤设计全加器。实验步骤：半加器设计1、为本项设计建立文件夹2、输入设计项目和存盘（1）打开Mux+plusII，选菜单File→New，在弹出的FileType窗中选原理图编辑输入项GraphiceditorFile，按OK后将打开原理图编辑窗。（2）在原理图编辑窗中的任何一个位置上点鼠标右键，将跳出一个选择窗，选择此窗中的输入元件项EnterSymbol，于是将跳出输入元件选择窗。（3）用鼠标双击文件库“SymbolLibraries”中的c:\maxplu2\max2lib\prim项,在SymbolFiles窗中即可看到基本逻辑元件库prim中的所有元件，但也可以在SymbolName窗中用键盘直接输入所需元件名，在按OK键，即可将元件调入原理图编辑窗中。分别调入元件and2、not、xnor、input和output并连接好。然后用鼠标分别在input和output的PIN－NAME上双击使其变黑色，再用键盘分别输入各引脚名。根据半加器原理图输入设计半加器。并另存（SaveAs）在为本设计建立的文件夹中。（注意后缀为.gdf，文件名可用设计者认为合适的任何英文名）。3、将设计项目设置成工程文件将半加器设置为工程文件。（为了使Max+plusII能对输入的设计项目按设计者的要求进行各项处理，必须将设计文件，设置成Project。如果设计项目由多个设计文件组成，则应该将它们的主文件，即顶层文件设置成Project。如果要对其中某一底层文件进行单独编译、仿真和测试，也必须首先将其设置成Projcet。）选择File→Project→SetProjecttoCurrentFile，即将当前设计文件设置成Project。选择此项后可以看到窗口左上角显示出所设文件的路径。这点特别重要，此后的设计应该特别关注此路径的指向是否正确！4、选择目标器件并编译为了获得与目标器件对应的，精确的时序仿真文件，在对文件编译前必须选定最后实现本设计项目的目标器件，在Max+plusII环境中主要选Altera公司的FPGA或CPLD。首先在Assign选项的下拉菜单中选择器件选择项Device，此窗口的DeviceFamily是器件序列栏，应该首先在此拦中选定目标器件对应的序列名，为了选择EPF1K30TC144－3器件，应将此栏下方标有ShowonlyFastestSpeedGrades的勾消去，以便显示出所有速度级别的器件。完成器件选择后，按OK键。最后启动编译器，首先选择左上角的MAX+plusII选项，在其下拉菜单中选择编译器项Compiler。（此编译器的功能包括网表文件提取、设计文件排错、逻辑综合、逻辑分配、适配（结构综合）、时序仿真文件提取和编程下载文件装配等。）点击Start，开始编译！如果发现有错，排除错误后再次编译。5、时序仿真接下来应该测试设计项目的正确性，即逻辑仿真，具体步骤如下：（1）建立波形文件。按照以上“步骤2”，为此设计建立一个波形测试文件。选菜单File→New，再选择WaveformEditer..项，打开波形编辑窗。（2）输入信号节点。在波形编辑窗的上方选择Node项，在下拉菜单中选择输入信号节点项NodesfromSNF。在弹出的窗口中首先点击List键，这时左窗口将列出该项设计所以信号节点。由于设计者有时只需要观察其中部分信号的波形，因此要利用中间的“=>”键将需要观察的信号选到右栏中，然后点击OK键即可。（3）设置波形参量。在波形编辑窗中已经调入了半加器的所有节点信号，在为编辑窗的半加器输入信号a和b设定必要的测试电平之前，首先设定相关的仿真参数。在Options选项中消去网格对齐SnaptoGrid的选择（消去勾），以便能够任意设置输入电平位置，或设置输入时钟信号的周期。（4）设定仿真时间宽度。选择File项及其Endtime选项，在Endtime选择窗中选择适当的仿真时间域，（如可选34us（34微秒），以便有足够长的观察时间）。（5）加上输入信号。现在可以为输入信号a和b设定测试电平了。利用必要的功能键为a和b加上适当的电平，以便仿真后能测试so和c