第7章硬件描述语言VHDL7.1VHDL模型的基本结构也可以用如表7―1所示的真值表来表示,还可以用如图7―1（a）所示的逻辑图或用如图7―1(b)所示的逻辑符号表示之。表7―1半加器真值表除上述三种表达方式外,现在我们还可以用VHDL来表达。即:1halfadderisahalfadder2LIBRARYIEEE;3USEIEEE.STD-LOGIC-1164.ALL;4ENTITYhalfadderIS5PORT(a,b:INSTD-LOGIC;s,co:OUTSTD-LOGIC);6ENDhalfadder;7ARCHITECTUREhalfOFhalfadderIS8SIGNALc,d:STD-LOGIC;9BEGIN10c<=aORb;11d<=aNANDb;12co<=NOTd;13s<=cANDd;S=(a+b)·ab14ENDhalf;我们以VHDL术语作为学习VHDL的开始。在VHDL中,一个设计单元被称为一个设计实体。它可以是一个简单的电路（如:一个与门、一个译码器或加法器等）,也可以是一个复杂的电路（如:一个微处理器或一个系统）。如本例中的半加器就是一个设计实体。在VHDL中,由关键字、标识符、对象、符号和表达式按VHDL的语法规则构成的句子称为VHDL语句。而能完成一定功能的若干条VHDL语句就组成VHDL程序。关键字（又称保留字）是具有特殊含义的标识符。它是组成VHDL语句最基本的元素之一。用户不能把它作为自己创建的标识符。为了醒目和易于发现错误,在书写VHDL程序时,建议关键字用大写字母或黑体字母,而用户自己创建的标识符用小写字母或非黑体字母。本书用大写字母表示关键字,用小写字母表示用户自己创建的标识符。在VHDL中,任何一个设计实体都至少由实体说明和结构体说明两部分构成。实体说明是一个设计实体的外部视图。它对应传统的逻辑图表示法中的逻辑符号,它定义实体名称、类属、实体输入/输出端口和一些参数。实体说明以关键字ENTITY开始,以关键字END结束,它的一般格式是:ENTITY实体名IS［GENERIC（类属参数说明）;］［PORT(端口说明);］实体说明部分;［BEGIN实体语句部分;］END实体名;对于一个VHDL的初学者来说,在学习一般格式时,除要记住语句外,还要记住每行有没有标点符号和有没有用括号;用的是逗号（,）还是分号（;）;用的是圆括号（）还是方括号［］。如ENTITY实体名IS及BEGIN这两行并没有使用任何标点符号。我们约定:方括号里的内容为选择项,设计者根据设计要求进行选择。在写程序时方括号要省略。而圆括号及圆括号里的内容为必选项,在写程序时,圆括号要照写。结构体主要用来描述实体的功能或内部操作特性。如果把设计实体比喻为“黑盒子”的话,那么,实体说明只定义了“黑盒子”的输入/输出,而结构体则描述了“黑盒子”内部的详细内容。下面是结构体的一般格式。ARCHITECTURE结构体名OF实体名IS［说明区;］包括:内部信号、常数、数据类型和函数等的定义BEGIN结构体语句部分;END［结构体名］;有了上述的VHDL知识后,让我们一起来阅读上述半加器的程序,以求对VHDL程序有更进一步的认识。第1行以表示注释的双连线（）开始,故该行为注释行,告诉使用者以下是一个半加器程序。第2行以关键字LIBRARY开始,表示程序所用的库为IEEE。一般地,程序行以分号（;）结束。第3行以关键字USE开始,以关键字ALL结束,表示程序中使用的数据类型是调用由库IEEESTD-LOGIC-1164提供的数据类型。第4～6行是实体说明。第4行中用语句ENTITY…IS定义本实体的名称为halfadder。第5行用关键字PORT(…)定义输入/输出端口,即:把a和b定义为输入端,把s和co定义为输出端。并且把输入/输出端的数据类型都定义为STD-LOGIC。第6行用关键字END结束名为halfadder的实体说明。第7～14行是结构体。第7行给出了结构体的名称为half,并说明了与实体名halfadder的所属关系。第8行是说明区,结构体的说明部分、信号、类型、元器件及其他说明可在该区中描述。本例说明了信号c和d的数据类型为STD-LOGIC。第9行关键字BEGIN之后直至第14行为止是结构体语句部分,用来叙述设计的函数功能。本实例是一个半加器的VHDL程序,第10行的语义是信号c等于a或b的结果;第11行的语义是d等于a和b的与非;第12行的语义是co等于,即co等于a和b的与;第13行的语义是s等于c和d的与,即。综上所述,表达一个设计实体的完整VHDL程序通常含有五个部分,如图7―2所示。图7―2VHD