可编程逻辑器件设计技巧(续)--转自电子工程专辑55．在中国市场上,可以容易买到使用Altera公司的软件MAX+PlussII进行VHDL和FPGA设计的教程书籍,但是却鲜有使用Xilinxfoundation软件平台的书籍,Xilinx是否考虑增强这方面内容？答：Thankyouforyourinput.InfactthereareanumberofbooksavailableinthemarketonXilinxFPGAanddevelopmenttools.Agoodexampleisthetitle"XILINX数字系统集成技术"byProfessor朱明程,publishedbySoutheastUniversityPress.WewillworkcloselywithlocalpublisherstobringoutmoretitlesonXilinxproducts.（市场上还是有几本XilinxFPGA和开发工具的书.比较好的有朱明程教授编的《XILINX数字系统集成技术》,东南大学出版社出版.Xilinx公司也将会与本地出版商密切合作,推出更多针对Xilinx产品的书籍.）56．在ISE4.1环境下编写一个包结构,里面有几个函数,编译通过,而MODELSIM仿真出错,提示：没有找到此PACKAGE,为什么？答：Afteryouhavecreatedthepackage,youneedtoaddittoyourproject.Inthesourcewindow,rightclickandselect"Addsource",pickthesourcefileforyourvhdlpackage,andthenselect"Vhdlpackage".ThepackagewillthenbeaddedtoyourISEproject.（参考译文：创建了这个包之后,需要将它添加到项目中.在源代码窗口,右键单击并选择“Addsource”,为vhdl包选择源文件,然后选“Vhdlpackage”.这个包就添加到ISE项目中了.）57．布板时,时钟信号没有接全局时钟,如何处理时钟使之可以更好（不需飞线）？答：YoucanbringthesignalbacktotheglobalclocknetworkbyinsertingaBUFG.（参考译文：可以通过插入一个BUFG将一个信号返回全局时钟网络.）58．准备使用XCV50FPGA,前面有16个模块,本来每个模块都须要一个27M的时钟,为了达到同步,初步设想外部接一个27M时钟,最后由FPGA产生16个27M的时钟输出,这样做驱动会不会有问题？答：Apossiblewayistofeedyour27MHzinputclocktoaDLL.TheoutputoftheDLLdrivesmultipleOBUF.Inthiswayyoucancreatemultiplecopiesofyourinputclocktodriveothercomponentsonyourboard.Youdon'tactuallyneed16OBUFssinceeachOBUFcandriveseveralloads.NotethatalthoughtheDLLoutputcandrivemultipleOBUF,onlytheonewhichprovidesfeedbacktotheDLLcanbecompletelydeskewed.YoucanalsoaddaMAXSKEWconstraintontheoutputnetoftheDLLtominimizeskewamongtheOBUFs.Thismaynotbeabigissuesince27MHzisrelativelyslow.（参考译文：可能的方法是将27MHz输入时钟传递给DLL.DLL输出驱动多重OBUF.用这种方法可以创建输入时钟的多个副本以驱动板子上的其它组件.实际上,不需要16个OBUF,因为每个OBUF都可以驱动几个负载.请注意,虽然DLL输出能驱动多个OBUF,但只有那个向DLL提供反馈的OBUF可以完全对称（deskewed）的.也可以在DLL的输出量上添加MAXSKEW限制,以最小化OBUF间的偏斜.因为27MHz相对比较慢,所以问题不大.）FormoreinformationregardingtheuseofDLL,pleaserefertotheapplicationnoteXAPP132whichcandownloadedfromthexilinxwebsitewww.xilinx.com（关于DLL的使用,请参考XAPP132的应用手册.）59．IPCAPTION就是核发