第五章MOS集成电路的版图设计5.1MOS集成电路的寄生效应5.1.1寄生电阻MOSIC尤其是Si栅MOS电路中，常用的布线一般有金属、重掺杂多晶硅（Poly-Si）、扩散层和难熔金属（W、Ti等）硅化物几种。由于其特性、电导率的差异，用途也有所不同。随着器件电路尺寸按比例不断缩小，由互连系统产生的延迟已不容忽略，并成为制约IC速度提高的主要因素之一。图5-1寄生分布阻容网络等效电路节点i的电位Vi响应与时间t的关系：若（5-6）解：采用分布RC模型，得：补充材料：对于1mCMOS工艺，单位长度Cff如下表所示。2、导电层的选择5.1.2寄生电容5.1.3寄生沟道预防措施：（1）增厚场氧厚度t’OX，使V’TF，但需要增长场氧时间，对前部工序有影响，并将造成台阶陡峭，不利于布线。（2）对场区进行同型注入，提高衬底浓度，使V’TF。但注意注入剂量不宜过高，以防止某些寄生电容增大，和击穿电压的下降。（3）版图设计时，尽量把可能产生寄生MOS管的扩散区间距拉大，以使W/L，ron，但这样将使芯片面积，集成度。5.1.4CMOS电路中的闩锁（Latch-up）效应——闩锁效应为CMOS电路所独有，是由于CMOS结构中存在pnpn四层结构所形成的寄生可控硅造成的。所以nmos或pmos电路中不会出现。1、CMOS电路中寄生可控硅结构的形成由图5-5可见，由CMOS四层pnpn结构形成寄生可控硅结构。（1）正常情况下，n-衬底与p-阱之间的pn结反偏，仅有极小的反向漏电流，T1、T2截止。（2）当工作条件发生异常，VDD、VSS之间感生较大的衬底电流，在RS上产生较大压降。当T1管EB结两端压降达到EB结阈值电压，T1导通，通过RW吸收电流。当RW上压降足够大，T2导通，从而使VDD、VSS之间形成通路，并保持低阻。当npnpnp>1，则发生电流放大，T1、T2构成正反馈，形成闩锁，此时，即使外加电压撤除仍将继续保持，VDD、VSS间电流不断增加，最终导致IC烧毁。（3）诱发寄生可控硅触发的三个因素：T1、T2管的值乘积大于1，即npnpnp>1。T1、T2管EB结均为正向偏置。电源提供的电流维持电流IH。（4）诱发闩锁的外界条件：射线瞬间照射，强电场感应，电源电压过冲，跳变电压，环境温度剧变，电源电压突然增大等。2、防止闩锁的措施版图设计和工艺上的防闩锁措施使T1、T2的，npnpnp«1。工艺上采取背面掺金，中子辐射电子辐照等降低少子寿命。减少RS、RW使其远小于Ren、Rep。版图中加保护环，伪集电极保护结构，内部区域与外围分割增多电源、地接触孔的数目，加粗电源线、地线对电源、地接触孔进行合理布局，减小有害的电位梯度。输入输出保护。采用重掺杂衬底上的外延层，阱下加p+埋层。制备“逆向阱”结构。采用深槽隔离技术。B.器件外部的保护措施电源并接稳压管。低频时加限流电阻（使电源电流<30mA）尽量减小电路中的电容值。（一般C<0.01F）3、注意事项：输入电压不可超过VDDVSS范围。输入信号一定要等VDDVSS电压稳定后才能加入；关机应先关信号源，再关电源。不用的输入端不能悬浮，应按逻辑关系的需要接VDD或VSS5.2MOS集成电路的工艺设计5.2.1CMOSIC的主要工艺流程1、Al栅CMOS工艺流程衬底制备（n-Si­，<100>晶向，[Na+]=1010cm-2，=36cm）一次氧化p-阱光刻MK1注入氧化p-阱B离子注入p-阱B再分布p+区光刻MK2B淀积p+硼再分布n+区光刻MK3磷淀积磷再分布PSG淀积增密（800100nm厚的SiO2，2.5%的P2O5）栅光刻MK4栅氧化P管调沟注入光刻MK5P管调沟硼注入N管调沟注入光刻MK6N管调沟磷注入注入退火引线孔光刻MK7蒸发Al（1.2m）反刻AlMK8Al-Si合金化长钝化层（含23%P2O5的PSG，800100nm）钝化孔光刻MK9前工序结束2、多晶硅栅NMOS工艺流程（3）涂光刻胶涂胶，甩胶，（几千转/分钟），烘干（100℃）固胶。（5）刻有源区。掩模版掩蔽区域下未被曝光的光刻胶被显影液洗掉；再将下面的SiO2用HF刻蚀掉，露出硅片表面。（7）刻多晶硅，自对准扩散用多晶硅版刻出多晶硅图形，再用有源区版刻掉有源区上的氧化层，高温下以n型杂质对有源区进行扩散（1000℃左右）。此时耐高温的多晶硅和下面的氧化层起掩蔽作用——自对准工艺（9）反刻Al除去其余的光刻胶，在整个硅片上蒸发或淀积一层Al（约1m厚），用反刻Al的掩模版反刻