第5章集成信号发生器5.1模拟集成函数发生器5.1.1由集成运放构成的方波和三角波发生器设稳压值为UZ，则比较器输出的高电平为+UZ，低电平为-UZ。则可求得电压比较器翻转时的上门限电位为当t=0时，方波和三角波的频率为图5-1-2方波和三角波的输出波形1.ICL8038的性能特点和主要参数ICL8038具有以下主要参数和主要特点2.ICL8038的内部结构和引脚排列ICL8038的引脚及其功能如下：图5-1-6正弦波失真调节电路二图5-1-7占空比/频率调节电路一图5-1-8占空比/频率调节电路二输出波形频率图5-1-9由8038构成的多功能信号发生器图5-1-10由ICL8038构成的线性压控器电路图5-1-11由8038构成的可编程函数发生器5.1.3由MAX038构成的集成函数发生器图5-1-12MAX038的内部结构图MAX038的引脚及其功能8脚：FADJ，频率调节端。10脚：IIN，振荡频率控制器的电流输入端。12脚：PDO，相位比较器的输出端。2.MAX038的应用电路图5-1-155Hz～5MHz函数发生器此电路特点是外围元件少，功能多，可调元件少，工作稳定可靠。5.2直接数字频率合成技术5.2.1DDS的基本原理锁相环通常由鉴相器(PD)、环路滤波器(LF)和压控振荡器(VCO)三部分组成。5.2.1DDS的基本原理5.2.2DDS的基本参数计算公式更一般的情况，频率控制字是M时，每(2N/M)个时钟周期输出一个周期的正弦波。所以此时有：5.2.3DDS各部分的具体参数5.2.4DDS芯片AD9852AD9852的引脚定义17202936615.2.5由AD9852构成的信号发生器RD/CS是复用信号，在串行工作状态下CS作为AD9852串行总线的片选信号，I/ORESET是串口总线复位信号，SCLK是串口时钟信号，系统采用的是2线串口通信模式，使用SDIO端口进行双向输入输出操作，I/OUD是更新时钟信号。SCLK的前8个上升沿对应于指令周期，在指令周期中，用户向AD9852的串口控制器发送命令字来控制，随后进行的是串行数据传输。数据传输周期从SCLK的第9个上升沿开始，输入数据在时钟上升沿写入，输出的数据则在时钟的下降沿读出。由串口传送的数据首先被写入I/O缓存寄存器中，当系统接收到有效的更新信号时，才将这些数据写入内部控制寄存器组，完成相应的功能。①给系统上电，由DSP向AD9852发出复位信号，此信号需要至少保持10个参考时钟周期的高电平②将S/PSELECT置0，选择串行数据输入方式③给AD9852发送控制字，使AD9852工作状态由缺省的内部更新时钟模式改变成外部时钟更新模式④将AD9852时钟倍频器工作的控制字写入AD9852的I/O缓冲寄存器中，然后由DSP发出外部更新时钟，更新AD9852内部控制寄存器⑤DSP发出外部更新信号，至少等待1ms时间使AD9852内部锁相环锁定。然后由DSP发送有关信号波形参数给AD9852，对其内部控制寄存器的内容进行同步更新。5.3基于FPGA的DDS任意波形发生器DDS系统是设计的关键，主要由相位累加模块、地址总线控制模块、数据总线控制模块以及波形数据存储器SRAM等组成。其中相位累加模块、地址总线控制模块和数据总线控制模块都是在FPGA上实现。相位累加器是整个DDS系统运转的关键，其设计的好坏直接影响到整个系统的功能，它实质上是1个带反馈的N位加法器，把输出数据作为另一路输入数据与送来的频率控制字进行连续相加，产生有规律的N位地址码。本章结束