第28卷第2期电子器件Vol.28No.22005年6月ChineseJournalofElectronDevicesJun.2005ParameterizedDesignofHalf-IntegerandIntegerFrequencyDividersBasedonFPGAGULiang2ling,YANGYong2ming,GUOQiao2hui(ElectricEngineeringInstituteofChongqingUniversity,Chongqing400044,China)Abstract:Thispaperintroducesadesignmethod,whichhasgeneralintegerandhalf-integerfrequencydi2vidercircuit.Itappliesthemoduleandparameterizationdesignidea,whichcanberealizedundertheFP2GAdevelopingplatform.Accordingtomodifyingthespecificparameters,itcanbeappliedtothedifferentoccasions.Theexperimentsimulationandtheresultofthetestingallgetgoodeffect.Thegeneralityofthisdesignisgood.Itcanbeusedintothedesignofdiversedigitalcircuitsystems.Keywords:FPGA;VHDL;parameterizationmethod;frequencydividerEEACC:1265;基于FPGA的半整数及整数分频器的参数化设计古良玲,杨永明,郭巧惠(重庆大学电气工程学院,重庆400044)摘要:一种具有通用性的半整数及整数分频电路,应用模块化的思想以及参数化的设计方法,在FPGA实验开发平台上得以实现,通过对具体参数的简单修改就可应用于不同场合,实验仿真以及仪器测试结果均取得了良好的效果。该设计通用性较好,可以应用于各种数字电路系统设计中。关键词:FPGA;VHDL;参数化;分频器中图分类号:TP331.2;TN77文献标识码:A文章编号:100529490(2005)0220404203在FPGA设计中,为了使设计成果更具有通用和成本的提高。为此,在实际的电路设计中,经常使性,经常采用参数化的设计方法。所谓参数化就是用现成的时钟信号源,经分频得到所需的频率。对把设计中的某些参数设计成可以改变的量,这样就于整数分频的实现较为简单,通常由计数器或计数可以根据需要设定这些参数的值,从而满足不同的器的级联构成。但对半整数分频的实现较为困难,应用场合。本文利用参数化的设计思想,VHDL硬本设计的思想是:设计一个模N计数器,再设计一件描述语言和原理图输入方法,通过MAXPLUSⅡ个脉冲扣除电路,每来N-1个脉冲扣除一个脉冲,开发平台,使用Altera公司的FPGA器件,设计并即可实现分频系数为N-0.5的分频器。脉冲扣除实现了一种较为通用的半整数及整数分频器。电路由异或门和一个2分频器构成。本设计在半整数分频器原理的基础上,对异或门设置一个选通参半整数及整数分频器的基本原理1数[SEL],通过对异或门和计数器计数状态值的控在数字电路系统设计中,通常需要各种频率的制,实现同一个电路完成半整数及整数分频,如图1时钟脉冲,如果每需要一个时钟脉冲,就设计一个振所示。当[SEL]为1时,实现半整数分频,foutclk=荡电路或安装一个晶振这必然会造成电路的复杂1,finclk;[SEL]为0时,实现整数分频,foutclkN-0.5收稿日期:2004212201作者简介:古良玲(19772),女,目前攻读硕士学位,研究方向为数字信号处理,GLL77222@163.com;杨永明,女,博士,教授,主要从事电子技术与测控技术方向的教学和科研工作。第2期古良玲,杨永明等:基于FPGA的半整数及整数分频器的参数化设计4051endif;=finclk。因此,在程序中设置了两个参数:N和Nendprocess;[SEL],只要改变这两个参数的值,即可实现多种不endbehav;同的半整数及整数分频。当N值确定后,就可实现2.2模N计数器电路N分频或N-0.5分频,而到底是实现哪一种分频模N计数器由复位端reset、计数允许端en、时则取决于[SEL]的状态,当[SEL]为0时,实现N分钟端clk等三个输入端以及输出端count_msb组频,当[S