现代计算机组成原理潘明潘编著松科学出版社科学出版社第7章流水线结构RISCCPU设计7.1流水线的一般概念7.1.1DLX指令流水线结构取指令按照指令计数器的内容访问主存储器，取出一条指令送到指令寄存器。对指令操作码进行译码，按照给定的寻址方式，将指令分析地址字段中的内容形成操作数的地址，并用这个地址读取操作数。操作数可在主存中，也可在通用寄存器中。指令执行根据操作码的要求，完成指令规定的功能，即把运指令执行算结果写到通用寄存器或主存中。1．非流水线结构数据通路7.1取指流水线的一般概念译码/读Reg执行/地址计算访问存储器写回47.1.1DLX指令流水线结构转移MUX发生ADDNPCCond指令存储器寄存器AMUXutpPCIR数据存储器ALUBLMDALUoutALUMUXMUX1632Imm符号扩展图7-1非流水线实现的指令解释数据通路7.1流水线的一般概念7.1.1DLX指令流水线结构1．非流水线结构数据通路（1）取指令周期（IF）：IR←Mem[PC]NPC←PC+1（2）译码/读寄存器周期（ID）A←Reg[IR6..10]B←Reg[IR11..15]Imm←((IR16)16##IR16..31)7.1流水线的一般概念7.1.1DLX指令流水线结构1．非流水线结构数据通路（3）执行/有效地址计算（ALU）Load/Store：ALUoutput←A+ImmR-RALU：ALUoutput←AfuncBR-IALU：ALUoutput←AopImmBranch：ALUoutput←NPC+Imm;Cond←Aop07.1流水线的一般概念7.1.1DLX指令流水线结构1．非流水线结构数据通路（4）存储器访问/转移完成（MEM）Load/Store：LMD←Mem[ALUoutput]Mem[ALUoutput]←BBranch：if(Cond)thenPC←ALUoutputelsePC←NPC7.1流水线的一般概念7.1.1DLX指令流水线结构1．非流水线结构数据通路（5）写回周期（WB）R-RALU：Regs[IR16..20]←ALUoutputR-IALU：Regs[IR11..15]←ALUoutputLoad：Regs[IR11..15]←LMD2．DLX基本指令流水线7.1流水线的一般概念IF/IDID/EXEX/MEMMEM/WB4转移7.1.1DLX指令流水线结构发生MUXADD0?数据存储器IR6..10寄存器文件IR11..15IRMUX数据存储器PCMEM/ALUWBIRMUXMUX816符号扩展图7-2DLX基本指令流水线7.1流水线的一般概念7.1.1DLX指令流水线结构2．DLX基本指令流水线表7-1五级流水线的每一级的具体操作7.1流水线的一般概念7.1.2流水线CPU的时空图图7-3流水线时空图7.1流水线的一般概念7.1.2流水线CPU的时空图图7-4指令流水线的时空图7.1流水线的一般概念7.1.2流水线CPU的时空图II空间S12WBI1I2SSS1S234EXI1I2入出IFIDEXWBIDI1I2IFI1I212345678时间T(a)一个指令流水线过程段b）非流水线时空图图7-5流水线时空图7.1流水线的一般概念7.1.2流水线CPU的时空图III1I2I34I56I7I8I9I10空间SI1I3I5I7I9I1III5WB空间S34I2I4I6I8I10IIIIIWBI1I2I3I4I513579EXIIIIIIII246810EX123I4I5II1I3I5I79IDI1I2I3I4I5IDIII2I4I6810IIFI1I2I3I4I5I13I5I7I9IFI12345678时间T2I4I6I8I1012345678时间T(c)标量流水时空图d）超标量流水线时空图图7-5流水线时空图7.1流水线的一般概念7.1.3流水线分类指令流水线指令步骤的并行算术流水线运算操作步骤的并行处理机流水线程序步骤的并行7.2流水线中的主要问题及处理7.2.1资源相关①将后续的第(i+3)条指令推迟一拍进入流水线。解决主存资源②增设一个存储器。将指令和数据分别存放在两冲突的个存储器中。方法③采用先行控制技术，或在处理器内部设置指令缓冲队列。7.2流水线