第三章存储系统3.1存储器概述3.2SRAM存储器3.3DRAM存储器3.4只读存储器和闪速存储器3.5并行存储器3.6Cache存储器3.1存储器概述半导体存储器磁表面存储器3.1.2存储器的分级结构3.1.3主存储器的技术指标3.2SRAM存储器3.2.1基本的静态存储元阵列3.2.2基本的SRAM逻辑结构3.2.3存储器的读写周期3.2.3存储器的读写周期【例】下图是SRAM的写入时序图。其中R/W是读/写命令控制线，当R/W线为低电平时,存储器按给定地址把数据线上的数据写入存储器。请指出下图写入时序中的错误，并画出正确的写入时序图。3.3DRAM存储器3.3.1DRAM存储位元的记忆原理3.3.2DRAM芯片的逻辑结构3.3.2DRAM芯片的逻辑结构3.3.3读/写周期、刷新周期2、刷新周期存储器与CPU连接3.3.4存储器容量的扩充1．字长位数扩展2．字存储容量扩展0字存储容量扩展3．字和位同时扩展字和位同时扩展的连接方式：＊各芯片的片内地址线、读/写控制线均对应地并接在地址和控制总线的对应位上；＊由高位地址（n位）译码产生2n个片选信号，决定芯片分成2n个组；＊由数据线决定每组的芯片片数。存储器模块条3.3.5高级的DRAM结构3.3.6DRAM主存读/写的正确性校验3.4只读存储器和闪速存储器3.4.1只读存储器1.掩模ROM2.可编程ROM3.4.2FLASH存储器闪速存储器中的存储元，由单个MOS晶体管组成，除漏极D和源极S外，还有一个控制栅和浮空栅。写0，就是要在控制栅C上加正电压FLASH存储器的阵列结构目前市场上常见的FLASH存储器：U盘CF卡SM卡SD/MMC卡记忆棒3.5并行存储器3.5.1双端口存储器2.无冲突读写控制当两个端口的地址不相同时，在两个端口上进行读写操作，一定不会发生冲突。3.有冲突的读写控制当两个端口同时存取存储器同一存储单元时，便发生读写冲突。为解决此问题，特设置了BUSY标志。3.5.2多模块交叉存储器2.多模块交叉存储器的基本结构【例4】设存储器容量为32字，字长64位，模块数m=4，分别用顺序方式和交叉方式进行组织。存储周期T=200ns，数据总线宽度为64位，总线传送周期τ=50ns。若连续读出4个字，问顺序存储器和交叉存储器的带宽各是多少?带宽=单位时间里存储器所存取的信息量【解】连续读出4个字的信息总量是：q＝4×64位＝256b顺序存储器所需时间：t2=nT＝4×200ns＝8×10-7s连续读出4个字，交叉存储器所需时间：t1=T+(n-1)τ＝200＋3×50＝350ns＝3.5×10-7s交叉存储器的带宽为：W1＝q/t1＝256b÷(3.5×10-7s)＝730Mb/s顺序存储器的带宽为W2＝q/t2＝256b÷(8×10-7s)＝320Mb/s二模块交叉存储器的实例二模块交叉存储器中的零等待存取基本原理按内容寻址的存储器。特点存取快，但容量小。用途Cache行地址、段页管理中的快表。3.6Cache存储器3.6.1cache基本原理2.cache的基本原理3.Cache的命中率【例5】CPU执行一段程序时，cache完成存取的次数为1900次，主存完成存取的次数为100次，已知cache存取周期为50ns，主存存取周期为250ns，求cache/主存系统的效率和平均访问时间。【解】命中率：h=Nc/(Nc+Nm)=1900/(1900+100)=0.95平均访问时间：ta=h·tc+(1-h)·tm=60ns访问效率：e=tc/ta=50/60=83.3%Cache结构3.6.2主存与Cache的地址映射全相联映射全相联映射直接映射直接映射组相联映射组相联映射3.6.3替换策略3.6.4cache的写操作策略补充：9.4虚拟存储器9.4.1虚拟存储器的基本概念虚拟存储器的基本概念主存-外存层次的基本信息传送单位段：按程序逻辑划分为可变长的块，称为段页：机械地划分为大小相同的块，称为页面段页：程序按模块分段，段内分页9.4.2页式虚拟存储器页式管理的地址变换：用页表快表与慢表段式虚拟存储器段式管理的地址变换：用段表段页式虚拟存储器【例】假设有三道程序(用户标志号为A，B，C)，其基址寄存器内容分别为SA，SB，SC，逻辑地址到物理地址的变换过程见演示。在主存中，每道程序都有一张段表，A程序有4段，C程序有3段。每段应有一张页表，段表的每行就表示相应页表的起始位置，而页表内的每行即为相应的物理页号。请说明虚实地址变换过程。3.6.5替换算法【例】假设主存只有a,b,c三个页框，组成a进c出的FIFO队列，进程访问页面的序列是0，1，2，4，2，3，0，2，1，