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clk_sys为输入时钟，rst为复位信号，clk_out为输出分频时钟，div_num为分频数目。多少分频就把div_num赋多少值。moduleclk_div(clk_sys,rst,clk_out，div_num);inputclk_sys;inputrst;input[4:0]div_num;outputclk_out;regclk_out;reg[3:0]baud_count;always@(posedgeclk_sys)beginif(rst)beginbaud_count<=0;clk_out<=0;endelsebeginif(baud_count==(div_num/2)-1)beginbaud_count<=0;clk_out<=~clk_out;endelsebeginbaud_count<=baud_count+1;clk_uart<=clk_out;endendendendmodule
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