VerilogHDL语言的EDA设计应用（四）----电气信息工程系四川工程职业技术学院1http://www.scetc.net常用Verilog语法常用Verilog语法Verilog目1234录目录模块的结构数据类型运算符及表达式赋值语句和块语句常用Verilog语法常用Verilog语法Verilog模块结构的组成一部分描述接口一部分描述逻辑功能模块的结构moduleblock(a,b,c,d);a,b;c,d;out;c=a|b;d=a&b;inputoutputregassignassignendmoduleI/O的说明，input[信号位宽-1:0]端口名I/O的说明，input[信号位宽-1:0]端口名的说明信号位宽常用Verilog语法常用Verilog语法Verilog模块结构的组成一部分描述接口一部分描述逻辑功能模块的结构moduleblock(a,b,c,d);a,b;c,d;out;c=a|b;d=a&b;inputoutputregassignassignendmodule内部信号声明和功能定义常用Verilog语法常用Verilog语法Verilog模块结构的组成一部分描述接口一部分描述逻辑功能模块的结构moduleblock(a,b,c,d);a,b;c,d;out;c=a|b;d=a&b;inputoutputregassignassignendmoduleacbd常用Verilog语法常用Verilog语法Verilog模块结构的组成一部分描述接口一部分描述逻辑功能模块的结构moduleblock(a,b,c,d);a,b;c,d;out;c=a|b;d=a&b;inputoutputregassignassignendmoduleacbd常用Verilog语法常用Verilog语法Verilog模块端口的定义模块的端口表示的是模块的输入和输出名在模块被引用时，在模块被引用时，通常有两种方法模块的结构方法一：方法一：flop方法二：方法二：flopflop_d(d1,clk,clrb,q,qn);模块的端口名必须按序排列flop_d(.clock(clk),.q(q),.clear(clrb),.qb(qn),.data(d1));模块的端口名可以任意排列例化名实例模块名常用Verilog语法常用Verilog语法Verilog模块内容I/O口说明口说明内部信号声明功能定义模块的结构输入口：输入口：输出口：输出口：inputoutput[信号位宽---1：0]信号位宽---1--[信号位宽---1：0]信号位宽---1--[信号位宽---1：0]信号位宽---1---端口名；端口名；端口名；端口名；端口名；端口名；输入/输出口：输入输出口：inout输出口常用Verilog语法常用Verilog语法Verilog模块内容I/O口说明口说明内部信号声明功能定义模块的结构regwire---10]R变量变量1变量2…；[width---1：0]变量1，R变量--变量---10]W变量变量1变量2…；[width---1：0]变量1，W变量--变量常用Verilog语法常用Verilog语法Verilog模块内容I/O口说明口说明内部信号声明功能定义模块的结构用“assign”语句语句用实例元件用“always”块always块如：assigna=b&c;如:and#2u1(q,a,b);常用描述组合逻辑如:always@(posedgeclkorposedgeclr)begin…end常用Verilog语法常用Verilog语法Verilog模块内容I/O口说明口说明内部信号声明功能定义模块的结构用“assign”语句语句用实例元件用“always”块always块如：assigna=b&c;如:and#2u1(q,a,b);如:always@(posedgeclkorposedgeclr)begin…end描述组合逻辑和时序逻辑均可常用Verilog语法常用Verilog语法Verilog常量在程序运行过程中其值不能改变的量称为常量整型常量参数型常量8‘b101011008’ha24’b10x04’b101z-8’d58’d-516b’1010_1011_1111_10108’b_0011_101010=32’d10=32’b1010位宽为8位宽为