第四章时序逻辑电路第4章时序逻辑电路4.1触发器触发器是构成时序逻辑电路的基本逻辑部件。它有两个稳定的状态：0状态和1状态；在不同的输入情况下，它可以被置成0状态或1状态；当输入信号消失后，所置成的状态能够保持不变。4.1.1基本RS触发器工作原理010特性表（真值表）次态Qn+1的卡诺图状态图波形图基本RS触发器的特点集成基本RS触发器4.1.2时钟触发器的功能特性表主要特点2、同步JK触发器特性表状态图3、同步D触发器（D锁存器）状态图集成同步D触发器4.1.3时钟触发器的触发方式0逻辑符号2、主从JK触发器特性表电路特点带清零端和预置端的主从JK触发器带清零端和预置端的主从JK触发器的逻辑符号集成主从JK触发器与输入主从JK触发器的逻辑符号二、边沿触发器下降沿时刻有效逻辑符号集成边沿D触发器2、边沿JK触发器边沿JK触发器的逻辑符号集成边沿JK触发器4.1.5不同类型触发器之间的转换1、将JK触发器转换为RS、D、T和T＇触发器比较，得：JK触发器→D触发器JK触发器→T触发器T触发器特性方程：状态图JK触发器→T＇触发器T＇触发器特性方程：状态图2、将D触发器转换为JK、T和T＇触发器D触发器→T触发器D触发器→T＇触发器本节小结：4.2时序逻辑电路的分析与设计方法4.2.1时序逻辑电路概述2、时序电路逻辑功能的表示方法3、时序电路的分类电路图例2345例234例234设计要求例4状态方程比较，得驱动方程：检查电路能否自启动设计一个串行数据检测电路，当连续输入3个或3个以上1时，电路的输出为1，其它情况下输出为0。例如：输入X101100111011110输入Y000000001000110原始状态图中，凡是在输入相同时，输出相同、要转换到的次态也相同的状态，称为等价状态。状态化简就是将多个等价状态合并成一个状态，把多余的状态都去掉，从而得到最简的状态图。4比较，得驱动方程：例次态卡诺图2024/10/6电路图本节小结：4.3时序单元电路及时序MSI应用4.3.1计数器在数字电路中，能够记忆输入脉冲个数的电路称为计数器。一、二进制计数器时序图电路图3位二进制同步减法计数器时序图电路图3位二进制同步可逆计数器电路图4位集成二进制同步加法计数器74LS161/163双4位集成二进制同步加法计数器CC45204位集成二进制同步可逆计数器74LS1914位集成二进制同步可逆计数器74LS1932、二进制异步计数器时钟方程：3个JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有下降沿，所以3个触发器都应接成T＇型。3位二进制异步减法计数器时钟方程：3个JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有下降沿，所以3个触发器都应接成T＇型。二进制异步计数器级间连接规律4位集成二进制异步加法计数器74LS197选用4个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2、FF3表示。状态方程电路图十进制同步减法计数器状态方程比较，得驱动方程：十进制同步可逆计数器选用4个CP上升沿触发的D触发器，分别用FF0、FF1、FF2、FF3表示。时序图状态方程比较，得驱动方程：十进制异步减法计数器时序图状态方程比较，得驱动方程：集成十进制异步计数器74LS90三、N进制计数器用74LS163来构成一个十二进制计数器。（1）写出状态SN-1的二进制代码。用74LS197来构成一个十二进制计数器。（1）写出状态SN的二进制代码。用74LS161来构成一个十二进制计数器。3、提高归零可靠性的方法2024/10/6二、M>16的任意进制计数器的设计（2片74LS161级联）M=（147）10=（10010011）2清零法（异步），设置过渡状态异步级联???三、用8421BCD码计数用74LS161实现60进制计数实验6集成计数器及其应用4、计数器容量的扩展60进制计数器同步计数器有进位或借位输出端，可以选择合适的进位或借位输出信号来驱动下一级计数器计数。同步计数器级联的方式有两种，一种级间采用串行进位方式，即异步方式，这种方式是将低位计数器的进位输出直接作为高位计数器的时钟脉冲，异步方式的速度较慢。另一种级间采用并行进位方式，即同步方式，这种方式一般是把各计数器的CP端连在一起接统一的时钟脉冲，而低位计数器的进位输出送高位计数器的计数控制端。12位二进制计数器（快速计数方式）本节小结：4.3.2寄存器在数字电路中，用来存放二进制数据或代码的电路称为寄存器。一、基本寄存器2、双拍工作方式基本寄存器二、移位寄存器2024/10/62024/10/6单向移位寄存器具有以下主要特点：（1）单向移位寄存器中的数码，在CP脉冲操作下，可以依次右移或左移。（2）n位单向移位寄存器可以寄存n位二进制代码。n个CP脉冲即可完