实验一2010/9/28目的：使用Quartus设计组合逻辑目的：使用设计组合逻辑内容：内容：Quartus设计流程：新建工程、新建文设计流程：新建工程、设计流程编译处理、件、编译处理、时序仿真用原理图方式设计：用原理图方式设计：2-4译码器、译码器4-1选择器选择器半加器、层次输入法设计全加器实验二2010/10/12目的：目的：使用QII进行组合逻辑的使用进行组合逻辑的VHDL语言设计进行组合逻辑的语言设计熟悉VHDL语言并发描述语句、顺序描述语句熟悉语言并发描述语句、语言并发描述语句内容：内容：语言设计以下逻辑功能，用VHDL语言设计以下逻辑功能，并仿真语言设计以下逻辑功能三人表决器条件信号代入语句、语句、分别用条件信号代入语句、IF语句、CASE语句实现4-1选择器选择器按照74LS138器件功能，描述其逻辑功能器件功能，按照器件功能按照74LS148器件功能，描述其逻辑功能器件功能，按照器件功能按照74LS85器件功能，描述其逻辑功能器件功能，按照器件功能74138器件（3-8译码器）真值表器件（译码器译码器）74148器件（8-3优先编码器）真值表优先编码器）优先编码器输入EI1000000000I0x1xxxxxxx0I1x1xxxxxx01I2x1xxxxx011I3x1xxxx0111I4x1xxx01111I5x1xx011111I6x1x0111111I7x101111111A21100001111A11100110011输出A01101010101GSEO1101111111101000000074LS85器件（四位数值比较器）真值表器件（四位数值比较器）实验三2010/10/19目的：目的：熟悉VHDL语言的结构描述语句（portmap、genericmap、generate）熟悉VHDL语言的参数化设计内容：语言设计、内容：（用VHDL语言设计、并仿真）语言设计并仿真）1位半加器1位全加器n位加法器，n为模块参数n位奇偶校验器，n为模块参数8位双向总线缓冲器实验四2010/10/26目的：目的：时序逻辑电路设计实验内容（语言设计、实验内容（用VHDL语言设计、并仿真）语言设计并仿真）异步复位/异步置位的触发器（见真值表）异步置位的D触发器异步复位异步置位的触发器（见真值表）N位串行输入串行输出移位寄存器（见真值表）位串行输入串行输出移位寄存器（见真值表）双向移位寄存器（见真值表）双向移位寄存器（见真值表）循环移位寄存器（见真值表）循环移位寄存器（见真值表）异步复位/异步置位的触发器异步复位异步置位的D触发器异步置位的CLR—异步复位PSET—异步置位数据时钟置位DXXX01复位输出Q01不变01CLKPSETCLRXX0/1↑↑X011101111串行输入、串行输入、串行输出寄存器输入端：串行数据din，时钟clk输出端：数据doutN为：模块可配置参数N位串行移位寄存器：在时钟信号的作用下，前级的数据向后级移动dindoutD0D1D2D3D4……Dn双向移位寄存器输入CLR0111DIRXX01LOADX011CLKX↑↑↑SHQ70D7输出Q6Q5Q4Q3Q2Q10D60D50D40D30D20D1Q00D0SL←左移一位右移一位→输入控制：、输入控制：clr、load、dir、clk、、、、输入数据：、、输入数据：sh、sl、d7--d0输出数据：输出数据：q7--q0循环移位寄存器输入控制信号S2XX00001111S1XX00110011S0XX01010101LOADX011111111RST0111111111X↑↑↑↑↑↑↑↑↑输出功能描述CLKQ7Q6Q5Q4Q3Q2Q1Q0输出数据清零并行装载输入数据D[7..0]不循环，保持原值循环左移1位循环左移2位循环左移3位循环左移4位循环左移5位循环左移6位循环左移7位输入控制：load、clk输入数据：d[7..0]移位控制：s2、s1、s0输出数据：Q[7..0]实验五2010/11/2目的：目的：时序逻辑电路计数器语言设计、内容（用VHDL语言设计、并仿真）语言设计并仿真）异步清零/同步使能异步清零同步使能六位二进制可逆计数器时钟分频器BCD60计数器计数器BCD24计数器计数器异步清零/同步使能异步清零同步使能六位二进制可逆计数器输入端CLRUPDN100X10CLKX↑↑Qf0Qe0输出端Qd0Qc0Qb0Qa0计数加1计数减1时钟分频器功能对输入时钟clk进行16分频分频输出信号两路信号div1、div2输出信号占空比为H:L=1:7div1和div2信号之间的相位关系：相差两