学士学位论文论文题目:基于FPGA的数字钟的设计院(部)名称:电气信息工程学院学生姓名:专业:测控技术与仪器学号:指导教师姓名:论文提交时间:2012年4月25日论文答辩时间:2010年5月6日学位授予时间:摘要本设计为一个多功能的数字钟，具有时间日期显示功能，以24小时循环计数；具有校时、跑表以及任意时刻闹钟功能。本设计采用EDA技术，以硬件描述语言VerilogHDL为系统逻辑描述手段设计文件，在Quartusii工具软件环境下，采用自顶向下的设计方法，由各个基本模块共同构建了一个基于FPGA的数字钟。系统主要由主分频模块、控制模块、时间及其设置模块、时间显示动态位选模块、显示模块、秒表模块、日期显示与设置模块、闹钟模块等8个模块组成。本系统能够完成日期和时间的分别显示，由按键输入进行数字钟的校时、清零、启停功能。关键词：数字钟，硬件描述语言，VerilogHDL，FPGAABSTRACTThisdesignforamulti-functiondigitalclock,withtimedatetoshowthefunctionto24hourscyclecount;WhenPaoBiaoand,withthealarmclockfunctionatanytime.TheuseofEDAdesigntechnology,hardware-descriptionlanguageVerilogHDLdescriptionlogicmeansforthesystemdesigndocuments,inQuartusiitoolsenvironment,atop-downdesign,bythevariousmodulestogetherbuildaFPGA-baseddigitalclock.Systemmainlybythemainpointsfrequencymodule,controlmodule,timeandsetmodule,timedisplaydynamicachoosemodule,displaymodule,astopwatchmodule,datedisplayandsetmodule,alarmclockmoduleeightmodules.Thissystemcanfinishdateandtimedisplayrespectively,thekeyofinputofthedigitalclock,reset,andwhenthe1stopfunction.Keywords：digitalclock,hardwaredescriptionlanguage,VerilogHDL,FPGAPAGE\*MERGEFORMATI目录TOC\o"1-3"\h\z\uHYPERLINK\l"_Toc323153866"第一章前言PAGEREF_Toc323153866\h1HYPERLINK\l"_Toc323153867"1.1选题的目的、意义PAGEREF_Toc323153867\h1HYPERLINK\l"_Toc323153868"1.2课题研究的内容PAGEREF_Toc323153868\h2HYPERLINK\l"_Toc323153869"第二章系统总体设计方案PAGEREF_Toc323153869\h3HYPERLINK\l"_Toc323153870"2.1数字钟的顶层电路PAGEREF_Toc323153870\h3HYPERLINK\l"_Toc323153871"2.2数字钟的工作原理PAGEREF_Toc323153871\h4HYPERLINK\l"_Toc323153872"第三章单元电路设计PAGEREF_Toc323153872\h6HYPERLINK\l"_Toc323153873"3.1分频模块（fidv）PAGEREF_Toc323153873\h6HYPERLINK\l"_Toc323153874"3.2时钟主控制模块（maincontrol）PAGEREF_Toc323153874\h9HYPERLINK\l"_Toc323153875"3.3时间及其设置模块（time_auto_and_set）PAGEREF_Toc323153875\h13HYPERLINK\l"_Toc323153876"3.3.1时间计数模块（timepiece_main）