DATE:25/06/2010Page:1/9简易的数字频率计实验报告逻辑与数字系统设计——实验部分作者姓名班级学号DATE:25/06/2010Page:2/9一、实验目的1．学习数字系统设计的步骤和方法；2．学习QUARTUSII的编译环境，和VHDL编程语言；3．熟悉ALTERA公司的MAX7000S系列的使用及程序下载方法；二、实验内容本实验要求设计并实现简易的数字频率计电路，要求可以实现以下功能：(1)频率计的频率测量范围：最低要求0~9999Hz。(2)闸门时间为1s，测量结果以十进制数字显示。(3)设计一位复位键，对频率计进行清零复位。(4)利用实验箱上的四个七段数码管显示频率计结果，要求显示结果稳定，无闪烁。三、实验任务1.设计频率计的原理图，完成频率计子模块的功能设计；2.在QUARTUSII环境下，建立新工程文件；3.新建VHDL文件，完成各个子模块的VHDL编程，并利用QuartusII的工具生成相应的原理图文件；4.在QUARTUSII环境下，新建原理图文件（注意：原理图文件名应与新建的工程文件名相同），完成各个模块之间的电路连接；5.电路的功能仿真，验证设计的正确性；6.为电路分配输入输出引脚，生成.pof文件；6.下载.pof文件到MAX7128SL84-15；7.连接MAX7128SL84-15与实验箱，并利用信号发生器和示波器检验频率计是否正常工作并测试频率计的相对误差；8.撰写实验报告。四、考核方法实验成绩由三个部分组成：考核内容所占分值频率计设计合理，编译通过，功能仿真结果正确30分DATE:25/06/2010Page:3/9程序可以正常下载，连接实验箱后频率计能够正常工作30分频率计工作稳定性好，误差小，测量范围广（1.2MHz以上）10分实验报告内容详实，叙述准确30分五、实验原理5.1Max7000S系列开发板简介MAX7000系列是高密度，高性能的CMOSCPLD，采用先进的0.8umCMOSE2PROM技术制造。MAX7000系列提供600-5000个可用门，引线端子到引线端子的延时为6ns。本实验选用的是MAX7000S系列的EPM7128SL84-15，芯片引脚封装图如图1所示。图1EPM7128SL84-15引脚封装图本实验提供的开发板如图2所示。开发板左上角的芯片为EPM7128SL84-15，可使用的输入输出管脚为25个。DATE:25/06/2010Page:4/9图2实验开发板实物图5.2频率计的工作原理数字频率计是用于测量输入信号的频率，并用十进制数字显示，它具有精度高，测量迅速，读数方便等优点。脉冲信号的频率就是在单位时间内所产生的脉冲个数，其表达式为f＝N／T，其中f为被测信号的频率，N为计数器所累计的脉冲个数，T为产生N个脉冲所需的时间。计数器所记录的结果，就是被测信号的频率。如在1s内记录1000个脉冲，则被测信号的频率为1000Hz。本实验就是利用如上原理来测量输入信号的频率，首先利用标准时钟分频获得占空比为50%周期为2s的时基信号，在时基信号为高电平的1s时间内，利用计数器获得输入信号的脉冲个数，则计数器获得的结果即为被测信号的频率。计数器的工作原理如图3所示，图3简易数字频率计工作原理图DATE:25/06/2010Page:5/9根据频率计的工作原理，可以设计得到其电路原理图如图4所示，利用标准时钟作为整个电路的同步时钟信号，在实验中可以利用信号发生器产生1MHz的标准方波信号作为标准时钟信号。CE标准时钟标准时钟0.5Hz标准时钟分频器1Gene-load分频器2CE0.5HzLoadH_affi1Khz输入信号计数器缓存器显示器译码器MAX7000标准时钟图4简易数字频率计原理图(1)分频器1：分频器1的作用是利用标准时钟信号，获得占空比为50%周期为2s的时基信号CE，具体如图1所示。(2)D触发器：为了保证电路系统的同步性，利用以标准时钟为同步时钟的D触发器来同步输入信号后再送入计数器。(3)计数器：根据实验要求，利用四个10进制计数器级联构成计数范围为0~9999的计数器。采用时基信号CE作为计数器的enable信号。(4)锁存器：为保证频率计工作的稳定性，采用锁存器，在计数器计数结束后锁存计数器的输出结果。锁存器的锁存控制信号load，由模块Gene-Load产生。Gene-Load模块的主