第六章同步时序电路6.1同步时序电路的基本概念组合电路时序逻辑电路一般用以下三个方程进行描述：例：试分析下列时序逻辑电路。6.1.2时序电路的分类QJJ6.1.3同步时序电路的描述方法6.2同步时序电路的分析6.2.2分析举例(1)求方程组Q3nQ2nQ1nQ3n+1Q2n+1Q1n+1Y00017例2：试分析下列电路(1)求方程组00(4)时序图例3:试分析下列电路Q3nQ2nQ1nQ3n+1Q2n+1Q1n+1Z0101例4:分析下列电路XQ2nQ1nQ2n+1Q1n+1Z00例5:试分析下列电路(1)求方程组设电路初始状态为“0”，输入X2为00110110、X1为01011100，考察电路输出和状态响应序列。6.3同步时序电路的设计6.3.1形成原始状态图和状态表次态/输出X=0X=1XQ2nQ1nQ2n+1Q1n+1Y例2：试求作用于检测串行输入的8421BCD码的状态图和状态表。A现态X=0X=1现态X=0X=1000Q3nQ2nQ1n例4：设某同步时序电路输入为X1、X2，输出为Y，在同一时间内，X1、X2不能同时为“1”(约束条件)，只有当X1输入了3个或3个以上的“1”然后X2再输入一个“1”时，电路输出Y=1，并返回初始状态；否则无论电路处在那个状态，只要X2为“1”，Y均为“0”，并返回初始状态。设初始状态为A。ADD/0A/1D/0d/d存在任意项(约束项)的状态表称不完全确定状态表，它所描述的电路叫不完全确定电路。6.3.2状态化简Sj一、完全确定状态表的化简例如：若有(S1，S2)和(S2，S3)，则有等效类(S1，S2，S3)。如果Si和Sj是完全确定原始状态表中的两个现态，则Si和Sj等效的条件可归纳为：次态相同Sj1、观察法状态化简次态/输出2、隐含表法状态化简例：化简下列状态表。A(2)顺序比较A(3)关联比较AEBECF√(4)确定最大等效类，作最小化状态表。db/1c/0二、不完全确定状态表的化简第一，它们的输出完全相同，或者其中的一个或两个输出为任意值(d)。相容状态无传递性：若S1和S2相容，S2和S3相容，但S1和S3不一定相容。如下图所示的包含了3个、4个和5个的最大相容类。不完全确定状态表的化简过程：(1)覆盖性：即所选的相容类的集合应包含原始状态表中的全部状态。反映闭合和覆盖这两个性质的表称闭覆盖表。该表一部分反映相容类集合的状态的覆盖情况，另一部分反映相容类的闭合关系。AAFCD√由此可得相容状态对有：(3)作最小化状态表现态X=0X=1输出这样最小化状态表为：6.3.3状态分配(3)在所有输入条件下具有相同输出的现状态应分配逻辑相邻编码。例：对下列状态表进行状态分配。A=00，B=01，C=11，D=10。6.3.4求激励方程和输出方程下面用两种方法求激励方程：XXQ2nQ1nQ2n+1Q1n+1J2K2J1K1ZXXJ6.3.5检查电路的自启动情况6.3.5同步时序逻辑电路设计实例例：试用JK触发器设计一个串行“111”序列检测器(可重叠)。S0次态/输出检查状态图或状态表，可见S2和S3等效，故省去S3，可得简化后的状态图如下：若分配S0=00、S1=01、S2=10、S3=11，则得下表：XX(7)画电路图二、代码检测器A(2)状态化简(3)确定触发器类型及个数(5)作状态转换真值表XQ3nQ2nQ1nQ3n+1Q2n+1Q1n+1ZQ3n+1Q2n+1Q1n+1Z(7)检查自启动情况6.4典型同步时序电路00XQ2nQ1nQ2n+1Q1n+1ZXX00000000(5)画电路图00(2)作状态转换真值表(3)求状态方程、激励方程和输出方程(4)检查自启动情况XJ6.4.2集成计数器LD：预置数控制端（同步）；功能表：另一种四位二进制同步加法计数器：74LS163例1：用74LS161利用预置数法构成模12加法计数器。CP例2：用74LS161利用归零法构成10进制加法计数器。CR10100CR12、集成计数器的级联6.4.3寄存器000Q3n+1Q2n+1Q1n+1Q3n+1Q2n+1Q1n+1J若由D触发器实现，则：1例2：设计一个两位串行输入/并行输出双向移位寄存器。该寄存器有X1和X2两个输入，X1控制移位方向，X2用于数据输入。当X1=0时，X2向寄存器高位串行送数，寄存器中的数据从高位移向低位。当X1=1时，X2向寄存器低位串行送数，寄存器中的数据从低位移向高位。(用D触发器实现)01Q2nQ1nX1X2=00X1X2=01X1X2=11X1X2=10Q2n+1Q1n+1D6.4.4集成寄存器D0、D1、D2、D3：并行数据输入端；CRM1M0DSRDSLCPD0D1D2D3例：利用74LS194四位双向移位寄存器构成模4的计数器。计数状态Q0Q1Q2