Verilog部分第一讲VerilogHDL数字系统设计综述硬件描述语言HDL：描述电路硬件及时序的一种编程语言仿真器：读入HDL并进行解释及执行的一种软件抽象级：描述风格的详细程度，如行为级和门级ASIC：专用集成电路(ApplicationSpecificIntegratedCircuit)ASICVender：芯片制造商，开发并提供单元库自下而上的设计流程：一种先构建底层单元，然后由底层单元构造更大的系统的设计方法。自顶向下的设计流程：一种设计方法，先用高抽象级构造系统，然后再设计下层单元RTL级：寄存器传输级(RegisterTransferLevel)，用于设计的可综合的一种抽象级Tcl：ToolcommandLanguage,向交互程序输入命令的描述语言VerilogHDL是在1983年由GDA(GateWayDesignAutomation)公司的PhilMoorby所创。PhiMoorby后来成为Verilog-XL的主要设计者和Cadence公司的第一个合伙人。在1984~1985年间，Moorby设计出了第一个Verilog-XL的仿真器。1986年，Moorby提出了用于快速门级仿真的XL算法。1990年，Cadence公司收购了GDA公司1991年，Cadence公司公开发表Verilog语言，成立了OVI(OpenVerilogInternational)组织来负责VerilogHDL语言的发展。1995年制定了VerilogHDL的IEEE标准，即IEEE1364。2005年制定了verilogHDL的IEEE新标准，又称SystemverilogV3.1标准.2.Verilog与VHDL3.VerilogHDL与C语言4.Verilog的用途1.数字IC设计层次与verilog描述Verilog既是一种行为描述的语言也是一种结构描述语言。Verilog模型可以是实际电路的不同层次的抽象，一般分为四个抽象级：Verilog可以在3个抽象级上建模抽象级(LevelsofAbstraction)描述选取2.自顶向下（Top-Down)的结构化设计方法(1).相对独立、功能单一的模块结构(1)分割后最底层的逻辑块应适合用逻辑语言进行表达。如果利用逻辑图作最底层模块输入方法，需要分解到门，触发器和宏模块一级；用HDL行为描述语言则可以分解到算法一级。(2)考虑共享模块。在设计中，往往会出现一些功能相似的逻辑模块，相似的功能应该设计成共享的基本模块，象子程序一样由高层逻辑块调用。这样可以减少需要设计的模块数目、改善设计的结构化特性。(3)接口信号线最少。复杂的接口信号容易引起设计错误，并且给布线带来困难。以交互信号的最少的地方为边界划分模块，用最少的信号线进行信号和数据的交换为最佳的方法。(4)结构均称。同层次的模块之间，在资源和I／O分配上，不出现悬殊的差异，没有明显的结构和性能上的瓶颈。(5)通用性好，易于移植。模块的划分和设计应满足通用性要求，模块设计应考虑移植的问题。一个好的设计模型块应该可以在其它设计中使用，并且容易升级和移植；另外，在设计中应尽可能避免使用与器件有关的特性，即设计具有可移植性。1.3Verilog建模verilog中，模块声明由关键字module开始，关键字endmoduIe则必须出现在模块定义的结尾。每个模块必须具有一个模块名，由它惟一地标识这个模块。模块的端口列表则描述这个模块的输入和输出端口。顶层模块例设计一个4位二进制脉动进位计数器脉动进位计数器moduleD_FF(q,d,clk,reset);outputq;inputd,clk,reset;regq;always@(posedgeresetornegedgeclk)if(reset)q<=1’b0;elseq<=d;endmodule