Verilog期末总复习考试时间：2010年12月15日星期三上午8:00—9:35随堂考考试内容：凡是课堂讲过的内容都有可能考重点是对基本语法的掌握能力和实际应用能力本课件不规划考试大纲，切勿仅仅据此复习试题类型：填空40%简答读代码画波形等40%综合写代码题20%复习内容（一）第一章1.1绪论，硬件描述语言VerilogHDL的发展和特点1.2超大规模集成电路设计流程第二章简单的VerilogHDL模块和测试第三章3.1数据类型及变量常量3.2运算符和表达式3.3数据流建模3.4门级结构描述3.5行为建模和块语句3.6过程性赋值语句3.7条件语句和循环语句3.8系统任务和函数3.9结构建模、编译预处理及用户定义原语第四章有限状态机和可综合风格的VerilogHDL4.1有限状态机建模（一）4.2采用有限状态机高级建模（二）4.3编码规范和可综合代码第五章可重用设计、可综合设计VerilogHDL的应用?系统级(system):用高级语言结构实现设计模块的外部性能的模?算法级(algorithmic):用高级语言结构实现设计算法的模型。?RTL级(RegisterTransferLevel):描述数据在寄存器之间流动和如何处理这些数据的模型。?门级(gate-level):描述逻辑门以及逻辑门之间的连接的模型。?开关级(switch-level):描述器件中三极管和储存节点以及它们之间连接的模型。合法和非法标识符合法的：非法的：shift_reg_abus263\32100_a_bus\initial34net2_m_pmos//不能用数字开头a*b_net//不能含有非字母符号*n@263//不能含有非字母符号@Verilog是大小写敏感的。所谓标识别符就是用户为程序描述中的Verilog对象所起的名字。是大小写敏感的。对象所起的名字。标识符必须以英语字母（起头。其中可以包含数字、符和下横线标识符必须以英语字母（a-z,A-Z）起头，或者用下横线符（_）起头。其中可以包含数字、$符和下横线）起头，或者用下横线符（符。特别标识符是用“\”符开始以空格符结束的标识符。符开始，字符。特别标识符是用符开始，以空格符结束的标识符。它可以包含任何可打印的ASCII字符。例如以下不正确的标识符名称是Sad_66\32100_a_bus\initial/data_outModule2_m_pmos存储器memory型变量存储器memory型用一个寄存器数组来对存储器建模。用一个寄存器数组来对存储器建模。格式:格式reg[msb:lsb]存储器名[upper1:lower1];如:reg[3:0]MyMem[63:0];//64个四位寄存器组如果要声明一个存储器变量，个存储单元，如果要声明一个存储器变量，存储单元大小为8位，一共2048个存储单元，存储单元名称为mem,代码描述为：代码描述为：reg[7:0]mem[2047:0]举例说明数据类型的选择moduleTADD(A,B,Sum1,Sum2,C，Sum3);iuputA，B，C；outputSum1，Sum2；inoutSum3；regSum1，Sum2；…….endmodulemoduletestbench；……TADDT1(D1,D2,D3,D4,D5,D6)；D1:wire/reg线网或寄存器型D2:wire/reg线网或寄存器型D3:wire线网型D4:wire线网型D5:wire/reg线网或寄存器型D6:wire线网型运算符（操作符）运算符（操作符）及表达式VerilogHDL中的运算符可以分为下述类型：算术运算符,关系运算符相等运算符逻辑运算符按位运算符缩减（归约）运算符移位运算符:表达式8’b0010_x011<<2的计算结果是8’b10x0_1100条件运算符连接和复制运算符三类时延值对于每个时延定义，总共能够指定三类时延值:上升时延下降时延关闭时延assign#(rise,fall,turn-off)LHS=RHS_expr;如果右端从非0向量变化到0向量，那么就使用下降时延。如果右端值到达z，那么使用下降时延；否则使用上升时延。assign#4Ask=Quiet||Late;//Onedelayvalue.assign#(4,8)Ask=Quick;//Twodelayvalues.assign#(4,8,6)Arb=&DataBus;//Threedelayvalues.Arb变为0的时延是8;Arb变为1的时延是4。`timescale使用举例`timescale1ns/100psmoduleAndFunc(Z,A,B);outputZ;inputA,B;and#(5.22,6.17)Al(Z,A,B);//规定了