复习课VerilogHDL程序类题目程序类题目程序类题目moduleCtx(cp,nCR,nLD,D,Q);inputcp,nCR,nLD;input[3:0]D;output[3:0]Q;reg[3:0]Q;//always@(posedgecp)//beginif(nCR==0)Q=4'b0000;//elseif(nLD==0)Q=D;//elseQ=Q+1;//endendmodule一、由555定时器、3-8线译码器74HC138和4位二进制加法器74LVC161组成的时序信号产生电路如图所示。1.试问555定时器组成的是什么功能电路？计算vo1输出信号的周期；试问74LVC161组成什么功能电路？列出其状态表；画出图中vo1、Q3、Q2、Q1、Q0及L的波形。二、时序电路如下图所示，已知A、CP的波形，试对应画出Q1、Q0输出波形。三、集成移位寄存器74HC194和10位集成D/A转换器AD7533组成的电路如图六所示，已知CP和ST的波形：1)试画出QD、QC、QB、QA的波形；2)定量出画图中vo的波形；3)已知CP的频率fcp=1KHz，试确定vo的周期。四、图示为四选一多路器。图中A1为地址选择端最高位，D3为数据输入端最高位，W为输出。输入输出均为高电平有效。该电路所实现的函数表达式为_________________五、利用ROM构成的任意波形发生器如图题7.1.5所示，改变ROM的内容，即可改变输出波形。当ROM的内容如表题7.1.5所示时，画出输出端随CP变化的波形。六、计数型A/D转换器的原理电路如图所示，A为比较器，当Vi大于Vo时输出为1，当Vi小于Vo时输出为0；CR为低电平有效的清零信号，每次转换前CR信号都将计数器清零；VR为高电平有效的转换控制信号；CP为时钟信号，频率为100KHz；计数器模块为8位二进制加法计数。七、下图即为采用全数字方式实现的看门狗定时电路，其中OSC为多谐振荡器。请简要说明电路工作原理，并指出一次触发产生的最大高电平定时脉宽和WDO输出的复位信号宽度。若采用单稳触发器来实现该功能，画出电路图