第3章组合逻辑电路数字逻辑电路可分为组合逻辑电路和时序逻辑电路两大类。组合逻辑电路的框图3.2组合逻辑电路的分析方法和设计方法3.2.1组合逻辑电路的分析方法逻辑图最简与或表达式逻辑图真值表3.2.2组合逻辑电路的设计方法一、逻辑抽象分析因果关系，确定输入/出变量定义逻辑状态的含意（赋值）列出真值表二、写出函数式三、选定器件类型四、根据所选器件：对逻辑式化简（用门）变换（用MSI）五、画出逻辑电路图六、工艺设计例1：用与非门设计一个举重裁判表决电路。设举重比赛有3个裁判，一个主裁判和两个副裁判。杠铃完全举上的裁决由每一个裁判按一下自己面前的按钮来确定。只有当两个或两个以上裁判判明成功，并且其中有一个为主裁判时，表明成功的灯才亮。3例：设计一个将余3码变换成8421码的组合逻辑电路。（2）用卡诺图进行化简。（注意利用无关项）16逻辑表达式：例：一个水容器，A为水面上限，C为水面下限，B介于A、C之间，在A、B、C处分别装有三个电极，浸没电极时有信号发出，用来进行状态显示。水面在A、B之间，为正常状态，点亮绿灯G；水面在B、C之间或A以上，为异常状态，点亮黄灯Y；水面在C以下，为危险状态，点亮红灯R。用与非门设计一个电路，实现上述逻辑关系。解：（1）列真值表：设计过程的基本步骤：A２.2加法器实现编码操作的电路称为编码器。I3I2I1I02、优先编码器特点：允许同时输入两个以上的编码信号，但只对其中优先权最高的一个进行编码。3、8线-3线优先编码器（设I7优先权最高…I0优先权最低）特点：按输入编码最大的“0”输入信号进行编码。输入选通信号附加输出信号74LS148逻辑符号把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。常用的有：二进制译码器，二—十进制译码器，显示译码器等真值表逻辑表达式：集成译码器实例：74LS1383574LS138电路逻辑框图2、二—十进制译码器3显示译码器40b=c=f=g=1，a=d=e=0时2、显示译码器逻辑表达式逻辑图2、集成显示译码器74LS48功能表4用译码器设计组合逻辑电路48例试用译码器和门电路实现逻辑函数：例：利用74LS138设计一个多输出的组合逻辑电路，输出逻辑函数式为：51三数据选择器(Multiplexer)1、4选1数据选择器逻辑图2、双4选1数据选择器图4-26双四选一数据选择器CT74153(a)逻辑图(b)符号八选一数据选择器有3个选择输入端，8个数据输入端。逻辑表达式为：逻辑符号4用数据选择器设计组合逻辑电路基本步骤求Di画连线图当逻辑函数的变量个数和数据选择器的地址输入变量个数相同时，可直接用数据选择器来实现逻辑函数。例用8选1数据选择器74LS151实现逻辑函数：单个输出函数电路（数据选择器）65设二进制数A=1011,B=1110，求和。1011…A1110…B+)1110…Ci-1(来自低位的进位)11001…A+B1、1位加法器能对两个1位二进制数进行相加并考虑低位来的进位的逻辑电路称为全加器。6970逻辑图（用异或门和与或非门实现）全加器的逻辑符号构成：把n个1位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。(2).超前进位加法器加法器的进位不是由前一级全加器的进位输出来提供，而是由专门的进位门来提供。优点：运算速度快，每一位的和及最后的进位基本同时产生缺点：电路复杂进位生成项7674LS283加法器的级连74LS2833、用加法器设计组合电路输入五数值比较器1、比较器原理（1位数值比较器）逻辑表达式2、4位数值比较器86逻辑图3、比较器的级联3.4竞争与冒险结果，在t1~t2时间内，电路输出端产生了Y=1的尖峰脉冲(毛刺)。例2：竞争：在组合电路中，信号经不同的途径到达某一会合点的时间有先有后的现象。用编码器、译码器、数据选择器、加法器和比较器等设计特定电路。重点：组合逻辑电路的分析与设计、常用组合逻辑电路的功能及使用。